CN104965942A - 一种基于fpga的网络服务质量ip核 - Google Patents

Abstract

本发明涉及网络传输及电路设计技术领域，特别涉及一种基于FPGA的网络服务质量IP核。本发明的IP核包括Avalon接口模块，五元组解析模块，Hash压缩模块，Qos查找表模块，I2C接口模块，数据缓存模块，优先级选择模块，令牌桶充值模块，令牌桶模块和优先级调度模块，其基于FPGA实现，将传统的网络qos工作由软件移植到硬件电路进行，实现了根据不同的网络五元组，进行优先级的分类，从而提供不同的服务质量，大大提升了网络服务质量的处理速度。另外，IP核采用了标准的avalon接口，可以方便的嵌入到FPGA系统中去，而无需对原有系统进行过多的更改，即可使用本IP核，实现qos功能，从而很方便的完成原有网络系统的升级。

Description

一种基于FPGA的网络服务质量IP核

技术领域

本发明涉及网络传输及电路设计技术领域，特别涉及一种基于FPGA的网络服务质量IP核。

背景技术

在集成电路的可重用设计方法学中，IP核，全称知识产权核（英语：intellectual property core），是指某一方提供的、形式为逻辑单元、芯片设计的可重用模块。IP核通常已经通过了设计验证，设计人员以IP核为基础进行设计，可以缩短设计所需的周期。IP核可以通过协议由一方提供给另一方，或由一方独自占有。IP核的概念源于产品设计的专利证书和源代码的版权等。设计人员能够以IP核为基础进行专用集成电路或现场可编程逻辑门阵列的逻辑设计，以减少设计周期。

IP核分为软核、硬核和固核。软核通常是与工艺无关、具有寄存器传输级硬件描述语言描述的设计代码，可以进行后续设计；硬核是前者通过逻辑综合、布局、布线之后的一些列工艺文件，具有特定的工艺形式、物理实现方式；固核则通常介于上面两者之间，它已经通过功能验证、时序分析等过程，设计人员可以以逻辑门级网表的形式获取。

FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路ASIC领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

近年来随着我国网络不断的建设发展，私有的接入宽带已经变得越来越普遍。随着网络用户的不断增加，网络带宽和流量变得越来越不满足人们的需求。为了解决这种现象，除了要增大现有带宽，最有效的方法就是提高网络服务质量qos，让优先级高的服务，如视频流等优先通过网络，从而带给用户更好的体验。而传统的qos技术采用CPU软件实现算法，速度较慢，提升服务质量有限，如何能更有效的提升服务质量，是目前设计人员和消费者共同关心的问题。

发明内容

为了解决现有技术的问题，本发明提供了一种基于FPGA的网络服务质量IP核，其将传统的网络QoS（Quality of Service，服务质量）工作由软件移植到硬件电路进行，实现了根据不同的网络五元组，进行优先级的分类，从而提供不同的服务质量，大大提升了网络服务质量的处理速度。

本发明所采用的技术方案如下：

一种基于FPGA的网络服务质量IP核，包括Avalon接口模块，五元组解析模块，Hash压缩模块，Qos查找表模块，I2C接口模块，数据缓存模块，优先级选择模块，令牌桶充值模块，令牌桶模块和优先级调度模块，通过Avalon接口模块来接收网络数据包，将网络数据包传递至五元组解析模块，在五元组解析模块内将网络数据包的五元组解析出来，此时网络数据包送至数据缓存电路进行缓存，而解析出的五元组送至Hash压缩模块进行位宽压缩，压缩完毕后，将五元组送至Qos查找表进行优先级的查询，其中的qos信息由CPU通过I2C接口进行下发，查询完毕后，优先级信息与原始网络数据包一起送入到优先级选择电路，根据产生的优先级送入到相应的令牌桶中，其令牌由令牌桶充值模块下发，最终优先级调度模块根据优先级策略，有选择的选择令牌桶输出。

通过Avalon标准接口嵌入到已有的FPGA系统中去。

令牌桶共有16个。

令牌桶的令牌由令牌桶充值模块进行充值，若桶令牌不够，则拒绝接受该优先级的网络数据包。

本发明实施例提供的技术方案带来的有益效果是：

本发明针对网络服务质量差这一问题，基于FPGA这一先进技术，设计IP核电路，采用纯硬件解决qos问题。另外本发明将电路封装成IP核这种形式，可以方便的嵌入到原有的系统中去，具有良好的扩展性。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明的一种基于FPGA的网络服务质量IP核的系统结构图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

实施例一

下面结合附图1对本实施例进行详细的说明。

本实施例由Avalon接口模块1，五元组解析模块2，hash压缩模块3，qos查找表模块4，I2C接口模块5，数据缓存模块6，优先级选择模块7，令牌桶充值模块8，令牌桶模块9和优先级调度模块10组成。

具体实施时，将Avalon接口模块1与原系统的网络接口相连接，接收网络数据包；将I2C接口5与原系统的MCU或者 CPU连接，提供CPU的qos策略下载接口。工作时网路数据包通过Avalon接口模块1进入到五元组解析模块2，在该模块中解析出相应的五元组，并送至Hash压缩模块3，于此同时数据包进入到数据缓存模块6进行缓存。在Hash压缩模块将112位五元组压缩为16位，并送入到qos查找表4，qos查找表中的策略来自于系统MCU或者CPU的配置，查找此表输出相应的qos优先级策略。策略输出的同时，数据包也从数据缓存中输出。两者一起进入到优先级选择模块7中去，此模块根据前面的优先级策略，选择到相应令牌桶9的通路。令牌桶中的令牌由令牌充值电路8负责分发，若相应的优先级令牌桶中的令牌小于网络数据包的包长，则拒收这一包，若足够则接受这一数据包。优先级调度模块10，根据令牌桶中数据包，按照优先级由高到低的顺序，发送这些数据包。这样，就完成了数据流量的整形，并且保证了优先级，使得高优先级的数据包，始终保持高通过率。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种基于FPGA的网络服务质量IP核，包括Avalon接口模块，五元组解析模块，Hash压缩模块，Qos查找表模块，I2C接口模块，数据缓存模块，优先级选择模块，令牌桶充值模块，令牌桶模块和优先级调度模块，通过Avalon接口模块来接收网络数据包，将网络数据包传递至五元组解析模块，在五元组解析模块内将网络数据包的五元组解析出来，此时网络数据包送至数据缓存电路进行缓存，而解析出的五元组送至Hash压缩模块进行位宽压缩，压缩完毕后，将五元组送至Qos查找表进行优先级的查询，其中的qos信息由CPU通过I2C接口进行下发，查询完毕后，优先级信息与原始网络数据包一起送入到优先级选择电路，根据产生的优先级送入到相应的令牌桶中，其令牌由令牌桶充值模块下发，最终优先级调度模块根据优先级策略，有选择的选择令牌桶输出。

2.根据权利要求1所述的一种基于FPGA的网络服务质量IP核，其特征在于，其通过Avalon标准接口嵌入到已有的FPGA系统中去。

3.根据权利要求1所述的一种基于FPGA的网络服务质量IP核，其特征在于，所述的令牌桶共有16个。

4.根据权利要求1所述的一种基于FPGA的网络服务质量IP核，其特征在于，所述的令牌桶的令牌由令牌桶充值模块进行充值，若桶令牌不够，则拒绝接受该优先级的网络数据包。