CN104965797A - 一种高端容错计算机目录体系结构实现方法 - Google Patents
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Abstract
本发明公开了一种高端容错计算机目录体系结构实现方法，其具体实现过程为：首先通过高速互连网络进行互连，构建大规模紧耦合多处理器系统；通过协议处理芯片实现上述多处理器系统的cache一致性协议，该协议处理芯片内部配备存储器，用以缓存系统的部分cache目录；然后使用基于小脑神经网络的高端容错计算机目录体系结构来提高目录的命中率。该一种高端容错计算机目录体系结构实现方法与现有技术相比，高目录的命中率，实现了多路处理器系统目录存储结构的智能性，构建了高性能的主机系统体系结构，具有很高的技术价值，实用性强，易于推广。
Description
技术领域
本发明涉及计算机技术领域，具体地说是一种实用性强、高端容错计算机目录体系结构实现方法。
背景技术
随着计算机技术的飞速发展，为了满足经济社会发展的需要，高性能的计算机系统成为制约社会发展关键领域的瓶颈之一。国防、科研等关键领域对计算机系统的性能要求极高，因此需要构建庞大的多路计算机系统，以便更好适应当今各领域的应用需求，但是另一方面也陷入了多路计算机系统构建的可用性和系统验证难题，高端计算机系统需要协议处理芯片实现系统cache一致性协议的维护，协议处理芯片内部的存储器由于设计，成本等因素，又无法使用大容量存储器，这就带来目录访问命中率的难题，而目录的替换则是提高系统效率的关键点。
基于此，现提供一种高端容错计算机目录体系结构实现方法，该方法考虑多路处理器系统结构的特点，通过协议处理芯片维护系统cache一致性，并通过高速互连网络进行互连，构建大规模紧耦合多处理器系统。协议处理芯片维护系统的cache一致性协议，因此需要配备存储器用以存储系统cache目录，影响高端容错计算机效率的一大因素是目录cache的命中率，命中率高，则会显著提高系统的效率。
而影响目录cache的命中率的一个重要因素是替换策略，一个好的替换策略可以将较长时间不需访问的目录替换出去，保留那些急需访问的目录。传统的目录替换策略包括lru和fifo等方式，这些替换策略只是机械的替换，并不能有效预测哪些目录需要替换，基于小脑神经网络的预测策略，则可以根据已存储的目录cache和当前地址的信息进行动态选择需要替换的目录cache。
发明内容
本发明的技术任务是针对以上不足之处，提供一种实用性强、高端容错计算机目录体系结构实现方法。
一种高端容错计算机目录体系结构实现方法，其具体实现过程为：
首先通过高速互连网络进行互连，构建大规模紧耦合多处理器系统；
通过协议处理芯片实现上述多处理器系统的cache一致性协议，该协议处理芯片内部配备存储器，用以缓存系统的部分cache目录；
然后使用基于小脑神经网络的高端容错计算机目录体系结构来提高目录的命中率。
所述目录体系结构包括：
1）、cache一致性维护所需目录体系结构，即cache存储体；
2）、目录匹配逻辑及其分布式存储体；
3）、小脑神经网络的预测策略。
所述小脑神经网络的预测策略包含通过训练动态调整的控制逻辑，每次cache的访问都会改变控制逻辑的权值，以达到合理产生替换信息的目的。
所述使用小脑神经网络提高目录的命中率通过预测策略实现，该预测策略包括控制逻辑权值的更新以及输出替换地址的生成，其中：控制逻辑权值的更新是指根据目录cache的存储信息推导出本组的cache line对应的权值；替换地址的生成是指根据已更新的权值，将当前地址输入到控制逻辑得到当前地址对应的地址信息。
小脑神经网络的逻辑控制过程为：
设X为输入层表示P维的输入空间， W为逻辑层表示概念记忆空间，Y为输出层表示替换地址；
小脑神经网络的输入向量用P维输入状态空间X表示(X1,...,XP)，对应的输出向量用（Y1,...,YN）表示；
输入向量激活中间逻辑层的NL个元素，Y通过计算对应NL元素的输出值得到 ：
，
其中，Wj是逻辑层的权值；Xj是向量输入；
更新权值：
其中，Ys是期望输出；α是学习常数。
本发明的一种高端容错计算机目录体系结构实现方法，具有以下优点：
本发明提出的一种高端容错计算机目录体系结构实现方法，充分考虑高端容错计算机系统多路处理器互连结构的特点，需要协议芯片实现计算机系统多路处理器之间的cache一致性协议，协议处理芯片内部需要配备存储器，用以缓存系统的部分cache目录，考虑芯片的效率，以及提高目录的命中率，实现了多路处理器系统目录存储结构的智能性，构建了高性能的主机系统体系结构，具有很高的技术价值，实用性强，易于推广。
附图说明
附图1为小脑神经网络的逻辑控制图。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明。
现提供一种高端容错计算机目录体系结构实现方法，其具体实现过程为：
首先通过高速互连网络进行互连，构建大规模紧耦合多处理器系统；
根据高端主机系统的特点，通过协议处理芯片实现上述多处理器系统的cache一致性协议，因此需要配备大容量存储器用以存储系统cache目录，协议处理芯片缓存部分cache目录，提高命中率可以极大提升系统的效率，缓存的cache目录的替换则直接影响命中效率。
然后使用基于小脑神经网络的高端容错计算机目录体系结构来提高目录的命中率，因此如何使用小脑神经网络提高cache的命中率成为重要的研究方向。
所述目录体系结构包括：
1）、cache一致性维护所需目录体系结构，即cache存储体；
2）、目录匹配逻辑及其分布式存储体；
3）、小脑神经网络的预测策略。
所述小脑神经网络的预测策略包含通过训练动态调整的控制逻辑，每次cache的访问都会改变控制逻辑的权值，以达到合理产生替换信息的目的。
所述使用小脑神经网络提高目录的命中率通过预测策略实现，该预测策略包括控制逻辑权值的更新以及输出替换地址的生成，其中：控制逻辑权值的更新是指根据目录cache的存储信息推导出本组的cache line对应的权值；替换地址的生成是指根据已更新的权值，将当前地址输入到控制逻辑得到当前地址对应的地址信息。
如附图1所示，小脑神经网络的逻辑控制过程为：
设X为输入层表示P维的输入空间， W为逻辑层表示概念记忆空间，Y为输出层表示替换地址；
小脑神经网络的输入向量用P维输入状态空间X表示(X1,...,XP)，对应的输出向量用（Y1,...,YN）表示；
输入向量激活中间逻辑层的NL个元素，Y通过计算对应NL元素的输出值得到，一般的，系统中选择NL=4：
，
其中，Wj是逻辑层的权值；Xj是向量输入；
更新权值：
其中，Ys是期望输出；α是学习常数。
上述具体实施方式仅是本发明的具体个案，本发明的专利保护范围包括但不限于上述具体实施方式，任何符合本发明的一种高端容错计算机目录体系结构实现方法的权利要求书的且任何所述技术领域的普通技术人员对其所做的适当变化或替换，皆应落入本发明的专利保护范围。
Claims (5)
1.一种高端容错计算机目录体系结构实现方法，其特征在于，其具体实现过程为：
首先通过高速互连网络进行互连，构建大规模紧耦合多处理器系统；
通过协议处理芯片实现上述多处理器系统的cache一致性协议，该协议处理芯片内部配备存储器，用以缓存系统的部分cache目录；
然后使用基于小脑神经网络的高端容错计算机目录体系结构来提高目录的命中率。
2.根据权利要求1所述的一种高端容错计算机目录体系结构实现方法，其特征在于，所述目录体系结构包括：
1）、cache一致性维护所需目录体系结构，即cache存储体；
2）、目录匹配逻辑及其分布式存储体；
3）、小脑神经网络的预测策略。
3.根据权利要求2所述的一种高端容错计算机目录体系结构实现方法，其特征在于，所述小脑神经网络的预测策略包含通过训练动态调整的控制逻辑，每次cache的访问都会改变控制逻辑的权值，以达到合理产生替换信息的目的。
4.根据权利要求2或3所述的一种高端容错计算机目录体系结构实现方法，其特征在于，所述使用小脑神经网络提高目录的命中率通过预测策略实现，该预测策略包括控制逻辑权值的更新以及输出替换地址的生成，其中：控制逻辑权值的更新是指根据目录cache的存储信息推导出本组的cache line对应的权值；替换地址的生成是指根据已更新的权值，将当前地址输入到控制逻辑得到当前地址对应的地址信息。
5.根据权利要求4所述的一种高端容错计算机目录体系结构实现方法，其特征在于，小脑神经网络的逻辑控制过程为：
设X为输入层表示P维的输入空间， W为逻辑层表示概念记忆空间，Y为输出层表示替换地址；
小脑神经网络的输入向量用P维输入状态空间X表示(X1,...,XP)，对应的输出向量用（Y1,...,YN）表示；
输入向量激活中间逻辑层的NL个元素，Y通过计算对应NL元素的输出值得到 ：
，
其中，Wj是逻辑层的权值；Xj是向量输入；
更新权值：
其中，Ys是期望输出；α是学习常数。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019155241A1 (en) * | 2018-02-12 | 2019-08-15 | Google Llc | Caching using machine learned predictions |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102129418A (zh) * | 2011-03-07 | 2011-07-20 | 浪潮(北京)电子信息产业有限公司 | 一种高端容错计算机系统及实现方法 |
| CN102708190A (zh) * | 2012-05-15 | 2012-10-03 | 浪潮电子信息产业股份有限公司 | 一种CC-NUMA系统中结点控制芯片目录Cache的方法 |
| CN104360982A (zh) * | 2014-11-21 | 2015-02-18 | 浪潮(北京)电子信息产业有限公司 | 一种基于可重构芯片技术的主机系统目录结构实现方法和系统 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102129418A (zh) * | 2011-03-07 | 2011-07-20 | 浪潮(北京)电子信息产业有限公司 | 一种高端容错计算机系统及实现方法 |
| CN102708190A (zh) * | 2012-05-15 | 2012-10-03 | 浪潮电子信息产业股份有限公司 | 一种CC-NUMA系统中结点控制芯片目录Cache的方法 |
| CN104360982A (zh) * | 2014-11-21 | 2015-02-18 | 浪潮(北京)电子信息产业有限公司 | 一种基于可重构芯片技术的主机系统目录结构实现方法和系统 |
Non-Patent Citations (1)
| Title |
|---|
| 吴浩 等: "基于CMAC网络的飞行器再入制导研究", 《弹箭与制导学报》 * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019155241A1 (en) * | 2018-02-12 | 2019-08-15 | Google Llc | Caching using machine learned predictions |
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