CN104899179A - 一种基于融合架构的多路服务器qpi扣卡的设计方法 - Google Patents

Abstract

本发明公开一种基于融合架构的多路服务器QPI扣卡的设计方法，属于服务器主板设计领域；针对每个计算节点只有2颗CPU，且计算节点相同的情况，多路服务器QPI扣卡安装在主板计算节点的位置上，计算节点只有1个时，计算节点内2颗CPU进行最短距离QPI连接，计算节点外2颗CPU通过QPI连接；计算节点多于1个时，计算节点内2颗CPU进行最短距离QPI连接，计算节点外每颗CPU与2个不在同一计算节点的CPU进行QPI互连；本发明将QPI扣卡设计在服务器前面方便拆卸，同时节约成本，具备一定的商业价值，方便系统的切换，节约成本，减少后背板走线。

Description

一种基于融合架构的多路服务器QPI扣卡的设计方法

技术领域

本发明公开一种多路服务器QPI扣卡的设计方法，属于服务器主板设计领域，具体地说是一种基于融合架构的多路服务器QPI扣卡的设计方法。

背景技术

融合架构是把多个信息技术组件进行融合，组成一个单一的、优化的计算解决方案。融合架构解决方案的组件包括服务器，数据存储设备，网络设备和IT基础设施管理，自动化和业务流程的软件。基于融合架构，QPI是在处理器中集成内存控制器的体系架构，主要用于处理器之间和系统组件之间的互联通信，CPU可直接通过内存控制器访问内存资源。

QPI为Quick Path Interconnect缩写，译为快速通道互联。QPI支持多条系统总线连接，用来实现芯片之间的直接互联，而不是在通过FSB连接到北桥。QPI是一种基于包传输的串行式高速点对点连接协议，采用差分信号与专门的时钟进行传输。

基于融合架构的多路服务器中QPI在架构中的互联方式往往比普通多路服务器设计更加复杂。例如每个计算节点中有2颗CPU，8路服务器需要4个计算节点组成，每个计算节点完全相同。传统中使用背板的形式使每个计算节点QPI互联。但是连接模式选择性差，连接8S拓扑不能实现4S的QPI全互联模式，也不能实现2S的parallel模式QPI互联。假如通过设计不同背板的方式实现上述互连，则既增加的设计难度，又大大增加成本，并且由于架构空间所限更换背板十分不便。本发明提供一种基于融合架构的多路服务器QPI扣卡的设计方法，对QPI进行扣卡互连的方法，其中服务器系统包括多个独立的计算节点组成，扣卡安装在服务器前面，扣卡可组成parallel模式QPI互联。扣卡中存在ID信号，FPGA默认侦测ID信号判断哪种模式控制不同的QPI时序。需要进行降级时，可使用BMC设置工作模式并告知FPGA，FPGA实现时序的切换控制。本发明提供的QPI扣卡设计方案可满足QPI互联支持的各种方式。易于服务器升降级切换。将QPI扣卡设计在服务器前面方便拆卸。同时节约成本。具备一定的商业价值。方便系统的切换，节约成本，减少后背板走线。

发明内容

本发明针对使用背板互联QPI时，不能实现QPI全互联模式，而且如果更换背板多有不便的问题，提供一种基于融合架构的多路服务器QPI扣卡设计方法，满足QPI互联支持的各种方式。易于服务器升降级切换。将QPI扣卡设计在服务器前面方便拆卸。同时节约成本。具备一定的商业价值。方便系统的切换，节约成本，减少后背板走线。

本发明提出的具体方案是：

一种基于融合架构的多路服务器QPI扣卡的设计方法，针对每个计算节点只有2颗CPU，且计算节点相同的情况，具体为：

多路服务器QPI扣卡安装在主板计算节点的位置上，

计算节点只有1个时，计算节点内2颗CPU 进行最短距离QPI连接，计算节点外2颗CPU通过QPI连接；

计算节点多于1个时，计算节点内2颗CPU 进行最短距离QPI连接，计算节点外每颗CPU 与2个不在同一计算节点的CPU进行QPI互连；

最上侧为主计算节点。

所述的多路服务器QPI扣卡内包含时钟源芯片，为每个计算节点提供时钟参考。

所述的多路服务器QPI扣卡含ID信号，服务器系统内设BMC，FPGA，FPGA侦测到QPI扣卡ID信号后默认进行多路时序控制，使用BMC设置工作模式告知FPGA需要的CPU，FPGA 根据需要进行时序切换控制。

一种基于融合架构的多路服务器QPI扣卡，所述的多路服务器QPI扣卡依附在主板计算节点的位置上，计算节点只有1个时，计算节点内2颗CPU进行最短距离QPI连接，计算节点外2颗CPU通过QPI连接；计算节点多于1个时，计算节点内2颗CPU进行最短距离QPI连接，计算节点外每颗CPU与2个不在同一计算节点的CPU进行QPI互连；最上侧为主计算节点。

所述的多路服务器QPI扣卡内包含时钟源芯片，为每个计算节点提供时钟参考。

所述的多路服务器QPI扣卡含ID信号，服务器系统内设BMC，FPGA，FPGA侦测到QPI扣卡ID信号后默认进行多路时序控制，使用BMC设置工作模式告知FPGA需要的CPU，FPGA 根据需要进行时序切换控制。

一种基于融合架构的多路服务器包括所述的一种基于融合架构的多路服务器QPI扣卡。

本发明的有益之处是：本发明提供一种基于融合架构的多路服务器QPI扣卡的设计方法，对QPI进行扣卡互连的方法，扣卡安装在服务器前面，其中服务器系统包括多个独立的计算节点组成，计算节点内CPU 进行最短距离QPI连接，节点外CPU也通过QPI连接；扣卡中存在ID信号，FPGA默认侦测ID信号判断哪种模式控制不同的QPI时序。可使用BMC设置工作模式并告知FPGA，FPGA实现时序的切换控制。本发明提供的QPI扣卡设计方案可满足QPI互联支持的各种方式。易于服务器升降级切换。将QPI扣卡设计在服务器前面方便拆卸。同时节约成本。具备一定的商业价值。方便系统的切换，节约成本，减少后背板走线。

附图说明

图1是2S QPI扣卡内QPI连线示意图；

图2是4S QPI扣卡内QPI连线示意图；

图3是8S QPI扣卡内QPI连线示意图。

具体实施方式

结合附图对本发明做进一步说明。

实施例1

参看图1，为2S QPI扣卡内QPI连线示意图，2S代表有2颗CPU，以此类推。针对1个计算节点只有2颗CPU，且计算节点相同的情况，多路服务器QPI扣卡安装在主板计算节点的位置上，计算节点只有1个时，计算节点内2颗CPU1和CPU2 进行最短距离QPI连接，图中虚线表示，计算节点外CPU1和CPU2通过QPI互连，图中黑色实线表示。最上侧为主计算节点。

所述的QPI扣卡内包含时钟源芯片，为每个计算节点提供时钟参考。

QPI扣卡还含ID信号，服务器系统内设BMC，FPGA，FPGA侦测到QPI扣卡ID信号后默认进行多路时序控制，使用BMC设置工作模式告知FPGA需要的CPU，FPGA 根据需要进行时序切换控制。

设计上述一种基于融合架构的多路服务器QPI扣卡时，按照如下方法进行：

针对每个计算节点只有2颗CPU，且计算节点相同的情况，具体为：

多路服务器QPI扣卡安装在主板计算节点的位置上，

计算节点只有1个时，计算节点内2颗CPU 进行最短距离QPI连接，计算节点外2颗CPU通过QPI连接；

计算节点多于1个时，计算节点内2颗CPU 进行最短距离QPI连接，计算节点外每颗CPU 与2个不在同一计算节点的CPU进行QPI互连；

最上侧为主计算节点。

所述的多路服务器QPI扣卡内包含时钟源芯片，为每个计算节点提供时钟参考。

所述的多路服务器QPI扣卡含ID信号，服务器系统内设BMC，FPGA，FPGA侦测到QPI扣卡ID信号后默认进行多路时序控制，使用BMC设置工作模式告知FPGA需要的CPU，FPGA 根据需要进行时序切换控制。

实施例2

参看图2，为4S QPI扣卡内QPI连线示意图，针对计算节点只有2颗CPU，且计算节点相同的情况，多路服务器QPI扣卡安装在主板计算节点的位置上，有2个计算节点，计算节点Node1和Node2，Node1内2颗CPU1和CPU2进行最短距离QPI连接，Node2内2颗CPU3和CPU4进行最短距离QPI连接，图中虚线表示；计算节点外CPU1通过QPI与CPU3和CPU4连接，CPU2通过QPI与CPU3和CPU4连接，图中黑色实线表示。最上侧为主计算节点。该扣卡也可以降级为两个2路服务器。

所述的QPI扣卡内包含时钟源芯片，为每个计算节点提供时钟参考。

QPI扣卡还含ID信号，服务器系统内设BMC，FPGA，FPGA侦测到QPI扣卡ID信号后默认进行多路时序控制，使用BMC设置工作模式告知FPGA需要的CPU，FPGA 根据需要进行时序切换控制，即对不同的工作要求，可以实现降级切换，实现4路QPI全互联，实现2路服务器 parallel模式QPI互联。

设计方法如实施例1。

实施例3

参看图3，为8S QPI扣卡内QPI连线示意图，针对计算节点只有2颗CPU，且计算节点相同的情况，多路服务器QPI扣卡安装在主板计算节点的位置上，有4个计算节点，计算节点Node1、Node2 、Node3、Node4，Node1内2颗CPU1和CPU2进行最短距离QPI连接，Node2内2颗CPU3和CPU4进行最短距离QPI连接，Node3内2颗CPU5和CPU6进行最短距离QPI连接，Node4内2颗CPU7和CPU8进行最短距离QPI连接，图中虚线表示；计算节点外CPU1通过QPI与CPU3和CPU7连接，CPU2通过QPI与CPU8和CPU4连接，CPU3通过QPI与CPU1和CPU5连接，CPU5通过QPI与CPU8和CPU3连接，CPU4通过QPI与CPU2和CPU6连接，CPU6通过QPI与CPU7和CPU4连接，图中黑色实线表示。最上侧为主计算节点。8S QPI扣卡模式时Node1为主节点，可降级为两个4路服务器。4路服务器的组合，分别为Node1与Node2、Node3与Node4；Node1与Node4、Node2与Node3。降级为四个2路服务器时每个Node节点是一个单独的服务器。

所述的QPI扣卡内包含时钟源芯片，为每个计算节点提供时钟参考。

QPI扣卡还含ID信号，服务器系统内设BMC，FPGA，FPGA侦测到QPI扣卡ID信号后默认进行多路时序控制，使用BMC设置工作模式告知FPGA需要的CPU，FPGA 根据需要进行时序切换控制，即对不同的工作要求，可以实现降级切换，实现4路QPI全互联，实现2路服务器 parallel模式QPI互联。

设计方法如实施例1。

Claims (7)

1.一种基于融合架构的多路服务器QPI扣卡的设计方法，针对每个计算节点只有2颗CPU，且计算节点相同的情况，其特征是：

多路服务器QPI扣卡安装在主板计算节点的位置上，

计算节点只有1个时，计算节点内2颗CPU 进行最短距离QPI连接，计算节点外2颗CPU通过QPI连接；

计算节点多于1个时，计算节点内2颗CPU 进行最短距离QPI连接，计算节点外每颗CPU 与2个不在同一计算节点的CPU进行QPI互连；

最上侧为主计算节点。

2.根据权利要求1所述的一种基于融合架构的多路服务器QPI扣卡的设计方法，其特征是所述的多路服务器QPI扣卡内包含时钟源芯片，为每个计算节点提供时钟参考。

3.根据权利要求1或2所述的一种基于融合架构的多路服务器QPI扣卡的设计方法，其特征是所述的多路服务器QPI扣卡含ID信号，服务器系统内设BMC，FPGA，FPGA侦测到QPI扣卡ID信号后默认进行多路时序控制，使用BMC设置工作模式告知FPGA需要的CPU，FPGA 根据需要进行时序切换控制。

4.一种基于融合架构的多路服务器QPI扣卡，其特征是所述的多路服务器QPI扣卡依附在主板计算节点的位置上，计算节点只有1个时，计算节点内2颗CPU进行最短距离QPI连接，计算节点外2颗CPU通过QPI连接；计算节点多于1个时，计算节点内2颗CPU进行最短距离QPI连接，计算节点外每颗CPU与2个不在同一计算节点的CPU进行QPI互连；最上侧为主计算节点。

5.根据权利要求4所述的一种基于融合架构的多路服务器QPI扣卡，其特征是所述的多路服务器QPI扣卡内包含时钟源芯片，为每个计算节点提供时钟参考。

6.根据权利要求4所述的一种基于融合架构的多路服务器QPI扣卡，其特征是所述的多路服务器QPI扣卡含ID信号，服务器系统内设BMC，FPGA，FPGA侦测到QPI扣卡ID信号后默认进行多路时序控制，使用BMC设置工作模式告知FPGA需要的CPU，FPGA 根据需要进行时序切换控制。

7.一种基于融合架构的多路服务器包括根据权利要求4-6任一项所述的一种基于融合架构的多路服务器QPI扣卡。