CN104869176B - 使用共享数据路径的多个以太网端口以及端口类型 - Google Patents

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Abstract

本发明的实施方式涉及使用共享数据路径的多个以太网端口以及端口类型。在一个实施例中，接口单元包括被配置为传输出口数据的传输管线和被配置为接收入口数据的接收管线。传输管线和接收管线中至少一个可以被配置为向多个端口提供共享资源。共享资源可以包括数据路径资源和控制逻辑资源中的至少一个。

Description

使用共享数据路径的多个以太网端口以及端口类型
本申请是2014年2月21提交的美国申请14/186,743的的继续，并要求该美国申请的优先权，以上申请的全部内容通过引用并入于此。
背景技术
以太网包括一组用于局域网(LANs)的计算机联网技术。考虑到其的高度兼容性和高数据速率，以太网已成为通用的计算机联网技术。通常，以太网端口电路包括介质访问控制(MAC)和物理编码子层(PCS)电路二者。
系统和设备通常通过一个或多个以太网端口连接至网络。传统上，每个单独的以太网端口用其自身单独的专用数据路径和控制逻辑来实现，特别是对于MAC层和PCS的实现。
发明内容
对于以太网技术而言，需要通过减少端口数量来减少互联，端口包括输入端口、输出端口、双向端口和其他类型的端口。为了补偿有限的输入/输出可用性，以太网端口的实现通常使用一个或多个串行器/解串器(SerDes)组件。本方法通过共享用于多个端口的数据路径和/或控制逻辑，进一步减少了在给定的实现中所要求的输入/输出的数量。
对于以太网端口实现，还存在着对于改善成本和减少集成电路面积的需求。在行业中需要降低和巩固数据路径逻辑和/或控制逻辑。本发明方法通过共享用于多个端口的数据路径和控制逻辑满足了这些需求。
在一个实施例中，一种接口单元，包括：被配置为传输出口数据的传输管线，和被配置为接收入口数据的接收管线，传输管线和接收管线中的至少一个可以被配置为向多个端口提供共享资源，共享资源可以包括数据路径资源和/或控制逻辑资源。
在另一个实施例中，接口单元可以包括被配置为使用时分复用来提供共享资源的传输管线和接收管线中的至少一个。共享资源可以包括以下中的至少一个：在介质访问控制(MAC)层处的MAC资源和在物理编码子层(PCS)处的PCS资源。接口单元可以进一步包括公共介质访问控制(MAC)资源单元。
在接口单元中，传输管线的一部分可以包括一个或多个管线阶段，管线阶段包括以下中的至少一项：数据请求，数据缓冲，信用管理，针对物理编码子层(PCS)泳道标记的插入，长度处理，暂停分组生成，暂停分组插入，介质无关接口(MII)信号生成，分组开始(SOP)转换至控制字符，分组结束(EOP)转换至另一个控制字符，帧校验序列(FCS)生成，链路层处理，以及对接到物理编码子层(PCS)。在接口单元中，接收管线的一部分可以包括一个或多个管线阶段，该管线阶段包括以下中的至少一项：重新排列，协议处理，链路控制器处理，帧处理，长度处理，报头处理，帧校验序列(FCS)验证，层报头提取，数据后处理，错误处理，和对接到物理编码子层(PCS)。
在接口单元中，传输管线的一部分可以包括一个或多个管线阶段，管线阶段包括以下中的至少一项：解码，空闲随机化，标签插入，报头插入，字符转换，编码，加扰，测试图案生成，奇偶校验生成，对准标记插入，转码，自动协商，泳道引向，以及对接到介质访问控制(MAC)层。在接口单元中，接收管线的一部分包括一个或多个管线阶段，该管线阶段包括以下中的至少一项：解码，对准标记锁定，扭斜(skew)检测，抗扭斜，重排序，奇偶校验，对准标记移除，错误率监视，解扰，测试图案检验，以及对接到介质访问控制(MAC)层。
在接口单元中，多个端口中的每个端口包括以下中的至少一项：传输端口，其中传输管线被进一步配置为使用传输端口来传输出口数据，以及接收端口，其中接收通道被进一步配置为使用接收端口接收入口数据。在另一个实施例中，多个端口中的端口可以同时传输或接收不同的协议。在接口单元中，每个管线可以被配置为向多个端口中的一些端口但非所有端口提供共享资源。
在另一个实施例中，本发明方法可以包括一种方法，包括：通过传输管线传输出口数据；通过接收管线接收入口数据；以及通过传输管线和接收管线中的至少一个向多个端口提供共享资源，共享资源包括以下中的至少一个：数据路径资源和控制逻辑资源。
该方法可以包括传输管线和接收管线中的至少一个使用时分复用来提供共享资源。共享资源可以包括以下中的至少一项：在介质访问控制(MAC)层处的MAC资源和在物理编码子层(PCS)处的PCS资源。共享资源可以进一步包括公共介质访问控制(MAC)资源单元。
附图说明
通过下文对本发明示例实施例更具体的描述，可使前述内容更为清晰，如在附图中所示，在附图中相似的参考字符贯穿不同的视图指代相同的部分。附图未必按比例绘制，相反重点在于说明本发明的实施例。
图1图示了包括一组以太网端口的接口单元的示例实施例。
图2图示了与图1关联的MAC接口单元和其关联的管线的示例实施例。
图3图示了与图1关联的PCS接口单元的示例实施例。
图4图示了与图3的PCS接口单元关联的传输和接收管线。
具体实施方式
本发明的示例实施例描述如下。
以太网端口可以包括介质访问控制(MAC)层和物理层。在一个实施例中，可以使用由电气与电子工程师协会(IEEE)802.3标准所定义的以太网协议。实施例可支持各种数据速率，包括但不限于从10Mbps至100Gbps的数据速率。实施例还可以支持对于每个速度的各种介质类型。MAC层协议对于所有的速度和类型都是通用的。物理层可以包括多个子层，包括但不限于协调子层(reconciliation)、物理编码子层(PCS)、前向纠错(FEC)子层、物理介质连接(PMA)子层、物理介质相关(PMD)子层和其他子层。可以针对每个子层定义一个或多个协议来支持各种端口速度和介质类型。
如下述附图所示，图1中的接口单元100可以包括被配置为传输出口数据的传输管线，以及被配置为接收入口数据的接收管线。传输管线和接收管线中至少一个可以被配置为向多个端口提供共享资源。共享资源可以包括以下中的至少一个：数据路径资源和控制逻辑资源。
图1图示了包括一组端口的接口单元(BGX)100的示例实施例。如图1所示，该实施例可以包括到SerDes的一个或多个接口，如由4-SerDes端口块101所示。接口单元100可以包括支持一个或多个具有各种链路速度的逻辑MAC(LMAC)的以太网输入输出(I/O)接口块。各种链路速度可以包括但不限于10Mbps至40Gbps的范围。
除了其他特征之外，BGX块100支持IEEE 802.3标准(包括IEEE802.3ba标准)的MAC和PCS层功能，并且可以驻留于四通道模块(QLM)和到其它电路110、111、112、113的分组接口(可选地包括但不限于到存储器的接口)之间，该四通道模块可以包括在PAD侧上的一个或多个SerDes模块101。
超级MAC单元(SMU)105可以通过接口(包括但不限于40千兆介质独立接口，也称为XLGMII)与超级PCS单元(SPU)103对接，并通过另一个接口与公共MAC资源(CMR)106对接。SMU可以支持以交错或时域复用(TDM)的方式同时运行的逻辑MAC(LMAC)环境(如图1的非限制性示例所示的1-4个)。
对于非限制性示例，超级PCS单元(SPU)103子块提供多达四个以10Gbps及以上的速率运行的逻辑PCS(LPCS)环境的功能。SPU103通过PCS Mux(PMUX)子块102与一个或多个端口的SerDes101对接。SPU103还通过接口与超级MAC单元(SMU)105子块对接，接口可以包括但不限于40千兆介质独立接口(XLGMII)。
备选地，如图1所示，PCS单元103和MAC单元105的功能可以被组合以形成千兆MAC和PCS(GMP)单元104。
接口单元100可以包括公共MAC资源(CMR)106。CMR可以为接口单元的每个接口处理公共MAC资源。公共MAC资源可以包括但不限于TX/RX MAC缓冲器，统计，目的地MAC(DMAC)地址过滤，和反压/流控制状态。CMR可对接至分组接口110、111、112、113。
BGX内的块可以包括但不限于SMU 105,SPU 103,GMP 104,PMUX 102和CMR 106。BGX内的每个块可以拥有其自身的控制/状态寄存器(CSR)块，该控制/状态寄存器(CSR)块可以通过寄存器从属逻辑模块(SRL)接口114对接至其它模块。
实施例可包括共享资源，该共享资源包括一个或多个MAC和/或物理层(包括PCS)资源。例如，一些实施例支持用于四个端口的具有综合速度为40Gbps的共享数据路径。其他实施例可以具有更多或更少的端口以及更低或更高的速度。
实施例可支持多种接口协议类型，包括但不限于IEEE 802.3以太网协议类型参数。例如，数据速率可以包括但不限于10Mbps,100Mbps,1000Mbps,10Gbps,20Gbps,40Gbps和/或100Gbps。例如，调制类型可包括但不限于基带调制(BASE)。例如，介质和/或波长可以包括但不限于铜，超长距离(extended reach)，光纤，背板，长距离，短距离，和/或双绞线。例如，距离(reach)和/或PCS编码可以包括但不限于加扰编码(64B66B)，外部源编码(4B5B,8B10B)，和/或节能以太网。以太网协议可以可选择地为多模。配对和/或泳道的数量可以为1、4、10，或者其它值。一些实施例可以支持扩展的附接单元接口和/或XSBI附接单元接口(XAUI)。
一个实施例可支持至少以下MAC接口类型协议(和/或物理层类型协议)列表：40GBASE-R(40Gbps基带调制加扰编码)，包括但不限于4条SerDes泳道上的40Gbps；10GBASE-R，包括但不限于单个SerDes泳道上的10Gbps；DXAUI，包括但不限于4条SerDes泳道上的20Gbps；RXAUI，包括但不限于2条SerDes泳道上的10Gbps；10Gbps基带调制外部源编码/扩展附接单元接口(10GBASE-X/XAUI)，包括但不限于4条SerDes泳道上的10Gbps；串行千兆位介质独立接口/1000Mbps基带调制外部源编码(SGMII/1000BASE-X)，包括但不限于1条SerDes泳道上的1Gbps；和在不同数目SerDes泳道上不同速率的其他协议。
在图1所示的非限制性示例中，N位宽线(图1中64位宽泳道)可以共享时分复用的多种N位消息。通过时分复用(TDM)，来自多个端口的数据信息和/或控制信息可以在一个给定的N位端口泳道上一起被传输，端口信息通过TDM的共享可以通过循环方案实现，或者通过其他任何TDM分时方案实现。TDM可以在SPU 103,SMU105,GMP 104,CMR 106中实现，以及在BGX内的或连接到BGX的其他逻辑块中实现。
使用TDM，为了支持四个端口，图1中的接口单元在每个方向上(传输和接收)仅要求一个N位(图1中为64位)接口。类似的，SPU 103和SMU105之间的接口在每个方向上仅要求一个接口，SMU105和CMR 106之间的接口以及GMP 104和CMR 106之间的接口也是如此。注意，相比之下，为了支持四个端口，现有的接口要求四个N位接口。因此，在非限制性的四个端口的示例中，与现有方法相比，这可能导致要少四倍的互连。
注意，图1中所示的每个端口可以利用与图1中其他每个端口不同的协议类型。备选地，图1中所有的端口可以使用相同的协议类型。在另一个实施例中，图1中的一些端口可以使用相同的协议类型，而图1中的其他端口可以使用不同的协议类型。
图2中更加详细地图示了图1中的SMU 105。图2图示了MAC接口单元205a(也称为SMU)的示例实施例，以及其关联的管线250,260。如图2所示，MAC接口单元205a包括被配置为从CMR 206a接收出口数据的传输管线250，修改出口数据，并向SPU 203a传输该出口数据。MAC接口单元205a还包括被配置为从SPU203a接收入口数据的接收管线260，修改该入口数据，并将向CMR206a传输该入口数据。
传输管线250和接收管线260中至少一个可以被配置为向多个端口提供共享资源。图2中所图示的共享管线资源可以包括数据路径资源和/或控制逻辑资源。配置/状态寄存器220和存储器资源也可以在管线之间共享，并且可以通过RSL接口214与其他模块进行通信。
现有方法要求用于每个个体端口的单独的管线。与现有方法相比，本发明的方法可以在两个或更多端口之间共享一个管线，由此节省资源。如图2中的非限制性的四个端口示例所示，TX管线250(和/或RX管线260)可以跨数据路径被共享用于所有四个端口(或者备选地，管线可以跨某些端口而非其它端口而被共享)，由此与会针对每个端口要求单独的管线的现有方法相比，显著地减少了所要求的数据路径逻辑的数量。类似于数据路径逻辑，控制逻辑(包括但不限于存储器和控制寄存器220)也可以跨多个端口而被共享，由此进一步减少了所要求的逻辑资源。
在一个实施例中，接收管线260可包括一组管线阶段，该管线阶段包括以下阶段中的至少一项：重新排列，协议处理，链路控制器处理，帧处理，长度处理，报头处理，帧校验序列(FCS)验证，层报头提取，数据后处理，错误处理，和对接到物理编码子层(PCS)，但并非必须按照该顺序。
在一个实施例中，SMU RX管线260可以在其管线阶段之中分配其工作负载，并执行以下功能中的至少一个或多个，但是并非必须按照以下顺序：
1.对泳道0进行重新排列(ALN阶段)，包括在图2中的管线阶段261中。为了设计简单起见，HIGIG2、链路和帧状态机可以期望控制字符根据802.3ba 40Gbps MAC规范而出现。然而10Gbps MAC可以在更少的泳道上指定扩展千兆媒体独立接口(XGMII)，作为前述的控制字符可能被重新排列的结果。
2.HIGIG和/或HIGIG2处理(HGS阶段)，也包括在图2中的管线阶段261中。这个阶段可以包括但不限于检测KSOM字符，提取HIGIG2PAUSE和XOF信息，HIGIG2的循环冗余校验(CRC)计算，和错误生成，和HIGIG2报头校验和错误生成。这个阶段也可以包括将上述数据写入到CSR220和TX块250中，并且在用管道输送到下一阶段之前过滤HIGIG2报头。
3.链路控制器(SEQ阶段)，如图2中管线阶段262所示。这个阶段可以包括但不限于本地和远程错误序列检测、计算、过滤和对CSR220进行故障通知。
4.帧处理(FRM阶段)，如图2中管线阶段263所示。这个阶段可以包括但不限于状态机，数据路径处理控制字符，形成分组结束(EOP)，分组开始(SOP)，和/或界定分组(delimited packets)。这个阶段还可检测意外的或错误的控制序列，并相应地通知CSR子块220和CMR块206a。
5.长度和报头处理(LEN/LHE阶段)，如图2中的管线阶段264所示。这个阶段可以包括但不限于统计分组的字节长度，执行与基于CSR的阈值的比较，以及相应地通知CSR220。这个阶段还可包括但不限于通过计算其的模8字节移位来预处理用于CRC计算的有效载荷，生成适当的掩膜，L2报头提取，和对SMU TX管线250的数据回环。
6.FCS计算和L2报头提取(FCS/LHE阶段)，如图2中的管线阶段265所示。这个阶段可以包括但不限于计算和验证FCS/CRS，以及相应地生成错误。这个阶段可以包括但不限于识别多播/目标PAUSE,PFC XON/XOFF/PAUSE,DMAC地址数据，并将这些数据写入至CSR220和/或TX管线250，并生成用于由CMR206a过滤的提示(对于非限制性示例，信息一变得可用就指示哪些分组是控制分组，并将其和剩下的数据和控制沿管线下发)。
7.数据后处理和错误编码(DEP)，如图2中管线阶段266所示。这个阶段可以包括但不限于在错误总线上编码被直接报给给CMR206a的错误，并且数据顺序可以根据到达顺序被翻转(flip)。
在一个实施例中，传输管线250可以包括一组管线阶段，管线阶段包括以下阶段中的至少一项：数据请求，数据缓冲，信用管理，物理编码子层(PCS)泳道标记的插入，长度处理，暂停分组生成，暂停分组插入，介质无关接口(MII)信号生成，分组开始(SOP)转换至控制字符，分组结束(EOP)转换至另一控制字符，帧校验序列(FCS)生成，链路层处理，以及对接到物理编码子层(PCS)，但是并非必须按照该顺序。
在一个实施例中，SMU TX管线250可以在其管线阶段中分配其工作负载，并执行以下功能中的至少一个或多个，但是并非必须按照以下顺序：
1.图2中的管线阶段255可以包括但不限于向CMR的数据请求，数据缓冲，SPU信用管理，用于PCS泳道标记的冒泡插入。
2.图2中的管线阶段254可以包括但不限于长度处理，暂停分组生成和插入。
3.图2中的管线阶段253可以包括但不限于介质无关接口(MII)信号生成，和SOP/EOP至控制字符转换。
4.图2中的管线阶段252可以包括但不限于FCS生成。
5.图2中的管线阶段251可以包括但不限于链路层处理和对接到SPU 203a。
除了图2的MAC层接口单元之外，图3示出了图1的一组以太网端口的物理层接口单元的示例实施例。如图3所示，物理编码子层(PCS)接口单元303b(也被称为SPU)包括传输管线380，其被配置为从SMU 305b接收出口数据，修改出口数据，并将出口数据传输至传输变速箱(TX_GBX)350。TX_GBX350对出口数据执行数据宽度转换。TX_GBX350将出口数据从传输管线380传输至多路复用器(PMUX)302b。
SPU 303b从PMUX 302b接收入口数据，通过泳道同步模块(LSYNC)351将入口数据同步至8B10B或64B66B代码边界，并且向接收缓冲器(RBUF)353转发入口数据。SPU303b还包括被配置为从RBUF 353接收入口数据的接收管线390，修改入口数据，并向SMU305b传输入口数据。
传输管线380和/或接收管线390可以被配置为向多个端口提供共享资源。图3中所图示的共享管线资源可以包括数据路径资源和/或控制逻辑资源。配置/状态寄存器302b和存储器资源也可以在端口之间共享，并且可以通过RSL接口314与其他模块通信。此外，SPU303b可以包括传输心跳控制器模块(TX Heartbeat)352，该传输心跳控制器模块352管理对SMU 305b的基于信用的流控制，以便保持适当的传输数据速率。
图4图示了与图3的PCS接口单元(SPU)关联的传输和接收管线。如图4所示，物理编码子层(PCS)接口单元(也被称为SPU)包括传输管线480a，其被配置为从SMU 405c接收出口数据，修改出口数据，以及向传输变速箱(TX_GBX)450a传输出口数据。TX_GBX450a对出口数据执行数据宽度转换。此外，SPU可以包括接收管线490a，其被配置为从RBUF 497接收入口数据，修改入口数据，并向SMU 405c传输该入口数据。
传输管线480a和接收管线490a中至少一个被配置为向多个端口提供共享资源，图4中所图示的共享管线资源可以包括数据路径资源和/或控制逻辑资源。配置/状态寄存器和存储器资源也可以在不同管线之间共享。
现有方法要求用于每个端口的单独管线。与现有方法相比，本发明的方法可以为每个端口共享一个管线。如图4中的非限制性四个端口的示例所示，TX管线480a(和/或RX管线490a)可以跨数据路径被共享用于所有的四个端口，由此与会针对每个端口要求单独的管线的现有方法相比，显著地减少了所要求的数据路径逻辑的数量。类似于数据路径逻辑，控制逻辑(包括但不限于存储器和控制寄存器220)也可以跨多个端口而被共享，由此进一步地减少了所要求的逻辑资源。
在一个实施例中，每个传输管线480a可以包括一组管线阶段，管线阶段包括以下阶段中的至少一项：解码，空闲随机化，标签插入，报头插入，字符转换，编码，加扰，测试图案生成，奇偶校验生成，对准标记插入，转码，自动协商，泳道引向，以及对接到介质访问控制(MAC)层，但并非必须按照该顺序。
在一个实施例中，SMU TX管线480a可以在其管线阶段中分配其工作负载，并执行以下功能中的至少一个或多个，但并非必须按照以下顺序：
1.从SMU中解码XLGMII数据。参见图4中的TXD解码管线阶段487。
2.如IEEE 802.3中所规定的BASE-X PCS传输源状态图(空闲随机化和Q插入)，参见图4中“BASE-X&BASE-R编码”管线阶段486。注意可以执行XGMII字符(8位数据的八位位组加控制位)到10位码组的转换。
3.如IEEE 802.3中所规定的BASE-R 64B66B传输状态图(即编码器)，参见图4中的“BASE-X&BASE-R编码”管线阶段486。
4.如IEEE 802.3中所规定的BASE-R加扰器。参见图4中BASE-R加扰管线阶段485。
5.如IEEE 802.3中所规定的测试图案生成。参见图4中的BASE-R加扰管线阶段485。
6.如IEEE 802.3ba中所规定的40GBASE-R对准标记插入和位交叉奇偶校验生成。参见图4中40GBASE-R标记插入管线阶段484。注意，循环PCS通道分配可由SMU执行、SPU执行，或者由SMU和SPU二者执行。
7.可选地对BASE-R前向纠错(FEC)编码，如图4中管线阶段483所示。TX管线480a包括如IEEE 802.3ba中所规定的转码编码器(FEC转码管线阶段483)，奇偶校验生成器(FEC奇偶校验生成管线阶段482)，和加扰器(FEC加扰和AN编码管线阶段481)。
8.如IEEE 802.3ba中所规定的用于可选的自动协商的传输状态图，该传输状态图可以在关联的逻辑PCS(LPCS)的(逻辑)PCS泳道上被执行，参见FEC加扰和AN编码管线阶段481。
9.如图4中管线阶段488中所示的泳道引向。在TX_PIPE的输出阶段上的有效节拍(beat)被引向到关联的TX_GBX模块450a。对于BASE-R，有效节拍可以包括但不限于要在给定SerDes泳道上传输的一个66位块的数据，因此整个块可以被引向到关联的TX_GBX模块。对于BASE-X，有效节拍可以包括在4个SerDes泳道(或者关联的2个用于RXAUI的SerDes泳道)中分配的、两个4-八位位组列的数据。
如图4所示，SPU还使用接收管线490a。每个接收管线可以包括一组管线阶段，管线阶段包括以下阶段中的至少一项：解码，对准标记锁定，扭斜检测，抗扭斜，重排序，奇偶校验，对准标记移除，错误率监视，解扰，测试图案检验，以及对接到介质访问控制(MAC)层接口连接，但并非必须按照该顺序。
在一个实施例中，SPU RX管线490a可以在其管线阶段中分配其工作负载，并执行以下功能中的至少一个或多个，但并非必须按照以下顺序：
1.如IEEE 802.3中所规定的FEC转码解码。参见图4中FEC转码管线阶段491。
2.如IEEE 802.3ba中所规定的40GBASE-R对准标记锁定。参见图4中40GBASE-R标记锁定管线阶段492。
3.用于下游BASE-X的泳道-泳道扭斜检测和40GBASE-R抗扭斜功能。参见图4中40GBASE-R和BASE-X扭斜检测管线阶段493。
4.如IEEE 802.3中所规定的BASE-X PCS抗扭斜状态图。参见图4中40GBASE-R和BASE-X抗扭斜管线阶段494。
5.如802.3ba中所规定的40GBASE-R PCS泳道抗扭斜，泳道重排序，位交叉奇偶校验和对准标记移除。参见图4中40GBASE-R和BASE-X抗扭斜管线阶段494。
6.BASE-X PCS接收如IEEE 802.3ba中所规定的状态图。参见图4中BASE-X SM和BASE-R解扰管线阶段495。
7.如IEEE 802.3中所规定的BASE-R位出错率监视器，参见图4中的BASE-X SM和BASE-R解扰管线阶段495。
8.如IEEE 802.3中所规定的解扰器。参见图4中BASE-X SM和BASE-R解扰管线阶段495。
9.如IEEE 802.3和IEEE 802.3ba中所规定BASE-R 64B66B接收状态图(即解码器)。参见图4中BASE-R解码和SM管线阶段496。
10.如IEEE 802.3ba中所规定的40GBASE-R加扰空闲测试图案检验器。参见图4中BASE-R解码和SM管线阶段496。
本发明方法具有多种优点。所共享的数据路径和/或共享的控制逻辑可以减少集成电路面积(例如硅面积)。此外，本发明方法至少包括以下优点：
a)避免了为多个端口复制硬件资源。例如，多个10GBASE-R端口的实现可以在传输路径上使用单个64B/66B编码器和加扰器，并且在接收路径上使用单个64B/66B解扰器和解码器，而不是针对每个端口复制它们。
b)对于使用共享数据路径的所有端口的最大总和速度优化了共享数据路径。例如，支持高达40Gbps数据速率的单个数据路径可以被配置为作为单个40GBASE-R端口或四个10GBASE-R端口运行，其中任一配置连接至四个SerDes泳道。如果没有本发明方法的共享数据路径，可能需要至少三个额外的10Gbps数据路径来支持四个10GBASE-R端口。
c)避免了针对不同端口类型而复制数据路径资源(即管线阶段和缓冲存储器)。例如，支持40GBASE-R或XAUI的单个数据路径可以共享在四个SerDes泳道上接收到的抗扭斜数据所需要的相同缓冲存储器。
注意在此描述的管线包括但不限于管线250,260,380,390,480a,490a，也可以被认为是一个或多个管线中的部分。例如，SMU传输管线250和SPU传输管线480a可以被认为是单个传输管线的一部分。例如，SMU接收管线260和SPU接收管线490a可以被认为是单个接收管线的部分。
注意本领域的普通技术人员认识到额外的输入/输出和其他电路元件可以从在此描述的接口单元/电路中添加或者移除，以便根据给定的应用需要来修改接口单元功能(数据，时钟，或者其他电路)。因此，本发明方法不限于本文所示的确切接口单元和/或电路，而还可以根据本发明的思想进行扩展。
本发明方法可以被应用于任何类型的以太网端口和/或接口单元，包括但不限于包括电子电路、半导体、集成电路、超大规模集成电路(VLSIICs)、互补金属氧化物半导体(CMOS)、专用集成电路(ASICs)、印刷电路板上的电路系统(PCBs)、微处理器(也被称为“处理器”)、纳米技术电路和其他类型电路的实施例。
虽然已经参考本发明的示例实施例具体地示出并描述了本发明，但是本领域技术人员应当理解，可以在不偏离由所附权利要求涵盖的本发明的范围的情况下对本发明进行形式和细节方面的各种改变。

Claims (24)

1.一种接口单元，包括：
被配置为传输出口数据的传输管线，以及
被配置为接收入口数据的接收管线，
所述传输管线和所述接收管线中的至少一个被配置为向多个端口提供共享资源，所述共享资源包括在介质访问控制(MAC)层处的MAC资源和在物理编码子层(PCS)处的PCS资源，
其中所述共享资源包括数据路径资源和控制逻辑资源，并且所述传输管线和所述接收管线中的至少一个被配置为使用时分复用来提供共享资源，
其中所述传输管线的一部分包括多个管线阶段，所述传输管线的一部分包括：对接到所述MAC层、从所述MAC层解码介质无关接口数据、标签插入、报头插入、字符转换、编码、包括测试图案生成的加扰、自动协商、以及以下至少一项：位交叉奇偶校验生成、对准标记插入、包括奇偶校验生成和加扰的转码、泳道引向、以及包括一个或多个介质无关接口字符到码组的转换的空闲随机化，以及
其中所述PCS资源包括传输心跳控制器模块，所述传输心跳控制器模块管理到所述MAC资源的流控制，以便维护所述数据路径资源的传输数据速率。
2.根据权利要求1所述的接口单元，其中所述接口单元进一步包括公共介质访问控制(MAC)资源单元。
3.根据权利要求1所述的接口单元，其中所述传输管线的一部分包括所述多个管线阶段，所述传输管线的一部分包括：针对物理编码子层(PCS)泳道标记的插入、对接到所述物理编码子层(PCS)、数据请求、数据缓冲、暂停分组生成、暂停分组插入、以及以下至少一项：信用管理、长度处理、介质无关接口(MII)信号生成、分组开始(SOP)转换至控制字符，分组结束(EOP)转换至另一个控制字符、帧校验序列(FCS)生成、以及链路层处理。
4.根据权利要求3所述的接口单元，其中包括所述多个管线阶段的所述传输管线的一部分包括：针对物理编码子层(PCS)泳道标记的所述插入、对接到所述物理编码子层(PCS)、所述数据请求、所述数据缓冲、所述暂停分组生成、所述暂停分组插入、所述信用管理、所述长度处理、所述介质无关接口(MII)信号生成、所述分组开始(SOP)转换至控制字符、所述分组结束(EOP)转换至另一个控制字符、所述帧校验序列(FCS)生成、以及所述链路层处理。
5.根据权利要求1所述的接口单元，其中所述接收管线的一部分包括多个管线阶段，所述接收管线的一部分包括：对接到所述物理编码子层(PCS)、协议处理、报头处理、层报头提取、帧校验序列(FCS)验证、错误处理、以及以下至少一项：重新排列、链路控制器处理、帧处理、长度处理、以及数据后处理。
6.根据权利要求5所述的接口单元，其中包括所述多个管线阶段的所述接收管线的一部分包括：对接到所述物理编码子层(PCS)、所述协议处理、所述报头处理、所述层报头提取、所述帧校验序列(FCS)验证、所述错误处理、所述帧处理、以及以下至少一项：所述重新排列、所述链路控制器处理、所述长度处理、以及所述数据后处理。
7.根据权利要求5所述的接口单元，其中包括所述多个管线阶段的所述接收管线的一部分包括：对接到所述物理编码子层(PCS)、所述协议处理、所述报头处理、所述层报头提取、所述帧校验序列(FCS)验证、所述错误处理、所述帧处理、所述长度处理、以及以下至少一项：所述重新排列、所述链路控制器处理、以及所述数据后处理。
8.根据权利要求5所述的接口单元，其中包括所述多个管线阶段的所述接收管线的一部分包括：对接到所述物理编码子层(PCS)、所述协议处理、所述报头处理、所述层报头提取、所述帧校验序列(FCS)验证、所述错误处理、所述帧处理、所述长度处理、所述重新排列、以及以下至少一项：所述链路控制器处理、以及所述数据后处理。
9.根据权利要求5所述的接口单元，其中包括所述多个管线阶段的所述接收管线的一部分包括：对接到所述物理编码子层(PCS)、所述协议处理、所述报头处理、所述层报头提取、所述帧校验序列(FCS)验证、所述错误处理、所述帧处理、所述长度处理、所述重新排列、所述链路控制器处理、以及所述数据后处理。
10.根据权利要求1所述的接口单元，其中所述接收管线的一部分包括多个管线阶段，所述接收管线的一部分包括：对接到所述介质访问控制(MAC)层、解码、以及以下至少一项：对准标记锁定、扭斜检测、抗扭斜、重排序、奇偶校验、对准标记移除、错误率监视、解扰以及测试图案检验。
11.根据权利要求10所述的接口单元，其中包括所述多个管线阶段的所述接收管线的一部分包括：对接到所述介质访问控制(MAC)层、解码、所述对准标记锁定、所述扭斜检测、所述抗扭斜、所述重排序、所述奇偶校验、所述对准标记移除、所述错误率监视、所述解扰、以及所述测试图案检验。
12.根据权利要求1所述的接口单元，其中所述多个端口中的每个端口包括以下至少一项：传输端口，其中所述传输管线被进一步配置为使用所述传输端口来传输所述出口数据，以及接收端口，其中所述接收管线被进一步配置为使用所述接收端口来接收所述入口数据。
13.根据权利要求1所述的接口单元，其中每个管线被配置为向所述多个端口中的一些端口但非所有端口提供所述共享资源。
14.根据权利要求1所述的接口单元，其中包括所述多个管线阶段的所述传输管线的一部分包括：对接到所述MAC层、从所述MAC层解码介质无关接口数据、所述标签插入、所述报头插入、所述字符转换、所述编码、包括测试图案生成的所述加扰、所述自动协商、所述泳道引向、以及以下至少一项：所述位交叉奇偶校验生成、所述对准标记插入、包括奇偶校验生成和加扰的所述转码、以及包括一个或多个介质无关接口字符到码组的转换的所述空闲随机化。
15.根据权利要求1所述的接口单元，其中包括所述多个管线阶段的所述传输管线的所述一部分包括：对接到所述MAC层、从所述MAC层解码介质无关接口数据、所述标签插入、所述报头插入、所述字符转换、所述编码、包括测试图案生成的所述加扰、所述自动协商、所述泳道引向、包括奇偶校验生成和加扰的所述转码、以及以下至少一项：所述位交叉奇偶校验生成、所述对准标记插入、以及包括一个或多个介质无关接口字符到码组的转换的所述空闲随机化。
16.根据权利要求1所述的接口单元，其中包括所述多个管线阶段的所述传输管线的所述一部分包括：对接到所述MAC层、从所述MAC层解码介质无关接口数据、所述标签插入、所述报头插入、所述字符转换、所述编码、包括测试图案生成的所述加扰、所述自动协商、所述泳道引向、包括奇偶校验生成和加扰的所述转码、所述对准标记插入、以及以下至少一项：所述位交叉奇偶校验生成、以及包括一个或多个介质无关接口字符到码组的转换的所述空闲随机化。
17.根据权利要求1所述的接口单元，其中包括所述多个管线阶段的所述传输管线的所述一部分包括：对接到所述MAC层、从所述MAC层解码介质无关接口数据、所述标签插入、所述报头插入、所述字符转换、所述编码、包括测试图案生成的所述加扰、所述自动协商、所述泳道引向、包括奇偶校验生成和加扰的所述转码、所述对准标记插入、所述位交叉奇偶校验生成、以及包括一个或多个介质无关接口字符到码组的转换的所述空闲随机化。
18.一种方法，包括：
通过传输管线传输出口数据；
通过接收管线接收入口数据；以及
通过所述传输管线和所述接收管线中的至少一个向多个端口提供共享资源，所述共享资源包括在介质访问控制(MAC)层处的MAC资源和在物理编码子层(PCS)处的PCS资源，
其中所述共享资源包括数据路径资源和控制逻辑资源，并且所述传输管线和所述接收管线中的至少一个被配置为使用时分复用来提供共享资源，
其中所述传输管线的一部分包括多个管线阶段，所述传输管线的一部分包括：对接到所述MAC层、从所述MAC层解码介质无关接口数据、标签插入、报头插入、字符转换、编码、包括测试图案生成的加扰、自动协商、以及以下至少一项：位交叉奇偶校验生成、对准标记插入、包括奇偶校验生成和加扰的转码、泳道引向、以及包括一个或多个介质无关接口字符到码组的转换的空闲随机化，以及
其中所述PCS资源包括传输心跳控制器模块，所述传输心跳控制器模块管理到所述MAC资源的流控制，以便维护所述数据路径资源的传输数据速率。
19.根据权利要求18所述的方法，其中所述共享资源进一步包括公共介质访问控制(MAC)资源单元。
20.根据权利要求18所述的方法，其中所述传输管线的一部分包括所述多个管线阶段，所述传输管线的一部分包括：针对物理编码子层(PCS)泳道标记的插入、对接到所述物理编码子层(PCS)、数据请求、数据缓冲、暂停分组生成、暂停分组插入、以及以下至少一项：信用管理、长度处理、介质无关接口(MII)信号生成、分组开始(SOP)转换至控制字符，分组结束(EOP)转换至另一个控制字符、帧校验序列(FCS)生成、以及链路层处理。
21.根据权利要求18所述的方法，其中所述接收管线的一部分包括多个管线阶段，所述接收管线的一部分：对接到所述物理编码子层(PCS)、协议处理、报头处理、层报头提取、帧校验序列(FCS)验证、错误处理、以及以下至少一项：重新排列、链路控制器处理、帧处理、长度处理、以及数据后处理。
22.根据权利要求18所述的方法，其中所述接收管线的一部分包括多个管线阶段，所述接收管线的一部分包括：对接到所述介质访问控制(MAC)层、解码、以及以下至少一项：对准标记锁定、扭斜检测、抗扭斜、重排序、奇偶校验、对准标记移除、错误率监视、解扰、以及测试图案检验。
23.根据权利要求18所述的方法，其中所述多个端口中的每个端口包括以下至少一项：传输端口，其中所述传输管线使用所述传输端口来传输所述出口数据，以及接收端口，其中所述接收管线使用所述接收端口来接收所述入口数据。
24.根据权利要求18所述的方法，其中每个管线向所述多个端口中的一些端口但非所有端口提供所述共享资源。
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