CN104850503B - 一种通用地址空间管理方法及其系统 - Google Patents

Abstract

本发明公开了一种通用地址空间管理方法及其系统，首先，利用异或逻辑将常数0xFFFF与片内存储器地址掩码进行异或运算，得到片内存储器的实际容量，同样计算出片外存储器的实际容量。然后，当区域判决器将访问片外存储器地址送入片外存储器控制逻辑后，直接进入一个减法器部件，由总线选择信号控制该减法器的使能，它将与前述算出的片内存储器容量值相减，得到修正后的片外存储器访问地址。之后，修正后的访存地址需要经过一个地址截取电路只保留片外存储器实际容量所用到的地址线。本发明不受存储器件类型的限制，能够在不改变微处理器正常程序执行的前提下，提高片外存储空间的资源利用率。

Description

一种通用地址空间管理方法及其系统

技术领域

本发明属于集成电路设计领域，涉及一种面向微处理器控制芯片的片内/片外存储器地址空间管理结构，具体涉及一种通用地址空间管理方法及其系统。

背景技术

伴随着集成电路工艺迈入超深亚微米时代，微处理器控制芯片的功能集成度和复杂度迅速提升。体现微处理器强大控制能力的典型特征就是其对片上大容量存储器的集成以及对片外复杂类型存储器的访问支持。片上存储器以其快速的存取速度缓解了高速微处理器与低速外存之间的速度鸿沟，其片上集成度越来越高；片外存储器凭借其无可比拟的容量优势和非易失性特点，为微处理器芯片的复杂应用提供了硬件支持。然而，对于片内与片外两种存储器之间的地址空间管理问题，容易降低存储器的资源利用率，该问题一直以来就是微处理器的重点研究对象。

中国专利CN102662913A，名称为用于提高MCU存储性能的方法及其对应的MCU芯片，针对片内易失性存储器和片外非易失性存储器的速度差异，提出在上电后由引导程序判断是否将片外程序搬运至片内，并将该区域地址重映射至片内存储空间。虽然该方法有效提升了MCU关键程序段的执行速度，但是片外存储器被搬运后产生的空余空间则无法再次利用，从而产生资源浪费。中国专利CN102200952A，名称为可扩展的层次化嵌入式CPU存储器系统，为片内存储器和片外存储器分别设置基地址寄存器和地址比较掩码寄存器，当CPU发出访存地址后，利用一个存储器资源访问仲裁器来将访存地址与两套基地址寄存器和地址比较掩码寄存器进行逻辑运算，以判断该访问应该落入片内存储器还是片外存储器空间上。该策略的缺点在于存储空间的使用对用户并不透明，需要用户加以精确配置，否则过松的配置将会产生更多的空间碎片，而过紧的配置可能导致空间交叠而引发数据多驱动冲突。中国专利CN102521159A，名称为一种片内、片外存储器按流量动态调度分包数据的方法，它使用一种流量统计机制来保证数据首先填充片内存储器，待填充满后才能切换至片外存储器。该方案保证了片内、片外数据空间的连续管理，但是它仅适用于对地址不敏感的连续数据，无法用于包含大量分支跳转的指令程序。中国专利CN103914405A，名称是包括存储管理单元的片上系统及其存储地址转换方法，它采用存储管理单元(MMU)进行片内、片外存储空间的虚实地址转换，这种使用MMU的方法较常用于运行操作系统的嵌入式系统，其设计复杂度较高，并不适用于微控制领域。

随着微控制处理器对片内、片外存储空间需求的不断增长，如何有效管理两种空间的地址分配，既能令用户易于使用，又能避免存储空间资源浪费，是微控制处理器必须解决的问题，经检索相关专利，尚未发现有解决该问题的方法。

发明内容

本发明的目的在于提供一种通用地址空间管理方法及其系统，以克服上述现有技术存在的缺陷，本发明是针对片内、片外空间无缝衔接使用时造成的片外存储资源浪费现象而构建的一种地址映射策略，该技术不受存储器件类型的限制，能够在不改变微处理器正常程序执行的前提下，提高片外存储空间的资源利用率。

为达到上述目的，本发明采用如下技术方案：

一种通用地址空间管理方法，包括以下步骤：

步骤一：区域判决器接收来自系统总线的访存指令，并根据片内存储器与片外存储器的地址基址与地址掩码将访存地址和选择使能信号送入片外存储器控制逻辑；

步骤二：利用异或逻辑将常数0xFFFF与片内存储器地址掩码进行异或运算，得到片内存储器容量，同时利用异或逻辑将常数0xFFFF与片外存储器地址掩码进行异或运算，得到片外存储器容量；

步骤三：由选择使能信号控制将访存地址与片内存储器容量进行减法运算，得到片外存储器逻辑地址；

步骤四：将片外存储器逻辑地址与片外存储器容量通过地址截取得到单块片外存储器物理地址以及片外存储器分块选择信号，同时，将选择使能信号和片外存储器分块选择信号进行译码得到片外存储器片选信号；

步骤五：将单块片外存储器物理地址与片外存储器片选信号分别通过一个时序保持逻辑得到单块片外存储器实际物理地址与片外存储器实际片选信号。

进一步地，步骤四中对选择使能信号和片外存储器分块选择信号进行译码的是译码器使能信号，且译码器使能信号来自片外存储器时序控制状态机；步骤五中控制时序保持逻辑的是片外存储器时序控制信号，且片外存储器时序控制信号也来自片外存储器时序控制状态机。

一种通用地址空间管理系统，包括区域判决器，所述区域判决器通过总线接口接收来自系统总线的访存指令，区域判决器的输入端还连接有为其提供判决依据的片内容量配置模块和片外容量配置模块，区域判决器的输出端分别连接片内存储器控制逻辑与片外存储器控制逻辑，区域判决器的输出端包括访存地址输出端及使能信号输出端；

片外存储器控制逻辑包括第一异或门、第二异或门、减法器、地址截取模块、译码器、片外存储器时序控制状态机以及时序保持逻辑，第一异或门的输入端连接片内容量配置模块及一个第一常数模块，第二异或门的输入端连接片外容量配置模块及一个第二常数模块，第一异或门的输出端、区域判决器的访存地址输出端以及区域判决器的使能信号输出端与减法器的输入端相连，减法器的输出端以及第二异或门的输出端与地址截取模块的输入端相连，地址截取模块的输出端包括信号输出端及地址输出端，其中地址截取模块的信号输出端、区域判决器的使能信号输出端以及片外存储器时序控制状态机的译码器使能信号输出端与译码器的输入端相连，地址截取模块的地址输出端和译码器的输出端通过并行的两个时序保持逻辑与片外存储器连接，其中时序保持逻辑与片外存储器时序控制状态机的时序控制信号输出端连接。

进一步地，片内容量配置模块包括片内存储器地址基址以及片内存储器地址掩码，第一异或门的输入端连接片内存储器地址掩码；片外容量配置模块包括片外存储器地址基址以及片外存储器地址掩码，第二异或门的输入端连接片外存储器地址掩码。

进一步地，所述的第一常数模块和第二常数模块均为常数0xFFFF。

与现有技术相比，本发明具有以下有益的技术效果：

本发明所设计的地址管理系统，在不修改原始系统地址划分的前提下，利用异或逻辑将常数0xFFFF与片内存储器地址掩码进行异或运算，得到片内存储器的实际容量，同时利用相同方法计算出片外存储器的实际容量。然后，当区域判决器将访问片外存储器地址送入片外存储器控制逻辑后，直接进入一个减法器部件，由总线选择信号控制该减法器的使能，它将与前述算出的片内存储器容量值相减，其目的是为了得到修正后的片外存储器访问地址。之后，修正后的访存地址经过一个地址截取电路以屏蔽未使用的地址线，以降低芯片的管脚开销，该工作需要前述计算所得的片外存储器容量值的配合，即只保留片外存储器实际容量所用到的地址线，如此能够有效防止外部存储器的资源浪费，并且提高系统软件的寻址空间范围。该地址管理结构相对独立，仅需在外部存储器地址路径上增加一个减法器，而不需要修改其它任何逻辑，硬件结构规整且简单，具有通用化的应用特点。本发明只需要在原始内部控制器上进行结构升级，其对编译器、调试器等开发环境无任何影响，对用户透明，可以无缝移植到类似的任何存储控制器设计结构中。

附图说明

图1为典型的兼容片内、片外存储器的存储控制器结构示意图；

图2为本发明涉及的片外存储器控制逻辑结构示意图；

图3为本发明与现有结构的物理存储空间映射关系图。

具体实施方式

下面结合附图对本发明作进一步详细描述：

参见图1至图3，一种通用地址空间管理方法，包括以下步骤：

步骤一：区域判决器接收来自系统总线的访存指令，并根据片内存储器与片外存储器的地址基址与地址掩码将访存地址和选择使能信号送入片外存储器控制逻辑；

步骤二：利用异或逻辑将常数0xFFFF与片内存储器地址掩码进行异或运算，得到片内存储器容量，同时利用异或逻辑将常数0xFFFF与片外存储器地址掩码进行异或运算，得到片外存储器容量；

步骤三：由选择使能信号控制将访存地址与片内存储器容量进行减法运算，得到片外存储器逻辑地址；

步骤四：将片外存储器逻辑地址与片外存储器容量通过地址截取得到单块片外存储器物理地址以及片外存储器分块选择信号，同时，来自片外存储器时序控制状态机的译码器使能信号对选择使能信号和片外存储器分块选择信号进行译码得到片外存储器片选信号；

步骤五：将单块片外存储器物理地址与片外存储器片选信号分别通过一个时序保持逻辑得到单块片外存储器实际物理地址与片外存储器实际片选信号，其中，控制时序保持逻辑的是自片外存储器时序控制状态机的片外存储器时序控制信号。

一种通用地址空间管理系统，包括区域判决器，所述区域判决器通过总线接口接收来自系统总线的访存指令，区域判决器的输入端还连接有为其提供判决依据的片内容量配置模块和片外容量配置模块，片内容量配置模块包括片内存储器地址基址以及片内存储器地址掩码，片外容量配置模块包括片外存储器地址基址以及片外存储器地址掩码，区域判决器的输出端分别连接片内存储器控制逻辑与片外存储器控制逻辑，区域判决器的输出端包括访存地址输出端及使能信号输出端；

片外存储器控制逻辑包括第一异或门、第二异或门、减法器、地址截取模块、译码器、片外存储器时序控制状态机以及时序保持逻辑，第一异或门的输入端连接片内存储器地址掩码及一个第一常数0xFFFF，第二异或门的输入端连接片外存储器地址掩码及一个第二常数0xFFFF，第一异或门的输出端、区域判决器的访存地址输出端以及区域判决器的使能信号输出端与减法器的输入端相连，减法器的输出端以及第二异或门的输出端与地址截取模块的输入端相连，地址截取模块的输出端包括信号输出端及地址输出端，其中地址截取模块的信号输出端、区域判决器的使能信号输出端以及片外存储器时序控制状态机的译码器使能信号输出端与译码器的输入端相连，地址截取模块的地址输出端和译码器的输出端通过并行的两个时序保持逻辑与片外存储器连接，其中时序保持逻辑与片外存储器时序控制状态机的时序控制信号输出端连接。

下面对本发明的实施过程作进一步详细说明：

图1所示的是一种典型的兼容片内、片外存储器的存储控制器结构示意图。该控制器对内连接于SoC的片内总线之上，通过标准的总线接口接收来自微处理器的访存指令。通常的访存指令包括选择使能信号、访存地址以及访存数据。总线接口在检测到总线选择信号有效后，即锁存当前的访存地址和访存数据，并转发至区域判决器进行地址分发。区域判决器判决的依据来源于系统为片内存储器与片外存储器划分的地址空间，其划分大小需要与实际物理存储器容量相匹配，具体包括存储器地址基址与存储器地址掩码。在进行判决时，判决器首先检查地址掩码需要屏蔽的地址位，这些被屏蔽的地址位将不参与判决，然后判断当前总线的访存地址是否与存储器地址基址相吻合，若吻合即表明该存储器区域为访问目标。该判决过程需要分别与片内和片外两套地址配置信息进行检查，因此可以看出，两套配置信息如果存在交叠，则会同时访问片内与片外存储器，造成多驱动的访存错误，而若配置空间有间隔，则会造成系统访存空间产生不连续，造成应用程序的执行错误。为应对此问题，本方案中首先要求系统设计时，将片内存储器地址空间与片外存储器地址空间连续划分，所计算出的地址基址和地址掩码信息采用ROM结构进行存储，这样的优势在于可以防止其它存储类型存储原件受到SEU效应而产生翻转，避免在应用过程中出现软错误。之后，区域判决器根据判决结果向片内存储器控制逻辑或片外存储器控制逻辑发出唯一的片选信号。接收到片选信号的存储器控制逻辑立即锁存此时广播的地址与数据信息，并按照片内存储器或片外存储器的时序特性组织相应的读写访问操作。

然而，上述过程仅仅是软件层面对逻辑地址空间的限定，还需要针对实际的存储器采用相应的应对措施。这表现在如图3所示，以4KB片内存储器以及三块各8KB的片外存储器为例。首先可以确定片内存储器的系统逻辑地址空间为0x0000～0x0FFF。在常规的存储器控制器设计中，如图1所示，在系统访问外部存储器时，片外存储器控制器直接使用系统地址总线的对应区域作为对外的访存地址，这种优势在于硬件设计简单直观，且路径延迟最小。但是硬件设计简单化造成的结果是片外存储器需要与片内存储器具有相同的地址起点，它导致的直接后果是片外存储器自其起始地址至与片内存储器相同大小的存储空间将永远得到不到访问，如图3阴影部分所示，这是因为对于图1中的区域判决器而言，它将该部分区域的地址访问始终发送到片内存储器控制逻辑，因此造成了片外物理存储器使用资源的过度浪费，同时由于物理资源的使用限制，导致系统软件访问的逻辑空间也相应的减少。

为解决该问题，本发明提出一种通用化的地址空间管理结构，它并不需要修改原始的存储器控制器的基本设计结构和系统地址空间划分，对程序用户完全透明，其主要思想是仅针对片外存储器控制逻辑中增加访存地址的转换逻辑。该转换逻辑的思想是，只需要将系统地址总线发出访问片外存储器的逻辑地址减去片内存储器的空间容量，即保证访问片外存储器的实际地址可以从0开始，如图3的配置2所示，原始设计中访问片外存储器的最低地址为0x1FFF，而增加转换逻辑后，该最低地址需减去片内存储器4KB的容量，其访问外存的实际地址将从0x0000开始。可以看出，该方法不仅消除了原始方案中片外存储器4KB的存储容量浪费，又为系统逻辑地址增加了4KB的访存地址能力。此外，由于该修改结构仅需要在地址输出路径上增加一个减法器，对原始整个存储控制器几乎没有任何影响，因此便于设计集成与验证。

图2是本发明的片外存储器控制逻辑结构示意图，首先，利用异或逻辑将常数0xFFFF与片内存储器地址掩码进行异或运算，得到片内存储器的实际容量，同时利用相同方法计算出片外存储器的实际容量。然后，当区域判决器将访问片外存储器的32位地址送入片外存储器控制逻辑后，直接进入一个减法器部件，由总线选择信号控制该减法器的使能，它将与前述算出的片内存储器容量值相减，其目的是为了得到修正后的片外存储器访问地址。之后，修正后的访存地址需要经过一个地址截取电路以屏蔽未使用的地址线，以降低芯片的管脚开销，该工作需要前述计算所得的片外存储器容量值的配合，即只保留片外存储器实际容量所用到的地址线，在本示例中由于片外存储器容量共24KB，因此实际保留的地址线是[14:0]。由于片外存储器共有三块存储体，因此在原始控制逻辑配置参数的控制下，图2中的译码器由总线选择信号使能，对截取后地址的[14:13]进行译码，以获得三块存储体的片选信号。由于片外存储器较长的访问等待时间，因此需要片选、地址信号维持若干周期，具体的周期数由原始控制逻辑中的配置值决定。因此，在输出端，为地址和片选信号分别增加多路选择锁存器，以决定是否改变当前对外输出的访问地址和片选信号。

将本发明应用于一款兼容SPARC V8结构处理器的SoC中，该SoC使用了本发明中的通用型地址空间管理结构，不仅能够有效提升了外部存储器的利用率，同时将对原始控制逻辑的影响降至最低。该结构结构简单，易于实现，具有较高的可移植性。该SoC芯片已完成流片，所述电路结构功能正常。

Claims (5)

1.一种通用地址空间管理方法，其特征在于，包括以下步骤：

步骤一：区域判决器接收来自系统总线的访存指令，并根据片内存储器与片外存储器的地址基址与地址掩码将访存地址和选择使能信号送入片外存储器控制逻辑；

步骤二：利用异或逻辑将常数0xFFFF与片内存储器地址掩码进行异或运算，得到片内存储器容量，同时利用异或逻辑将常数0xFFFF与片外存储器地址掩码进行异或运算，得到片外存储器容量；

步骤三：由选择使能信号控制将访存地址与片内存储器容量进行减法运算，得到片外存储器逻辑地址；

步骤四：将片外存储器逻辑地址与片外存储器容量通过地址截取得到单块片外存储器物理地址以及片外存储器分块选择信号，同时，将选择使能信号和片外存储器分块选择信号进行译码得到片外存储器片选信号；

步骤五：将单块片外存储器物理地址与片外存储器片选信号分别通过一个时序保持逻辑得到单块片外存储器实际物理地址与片外存储器实际片选信号。

2.根据权利要求1所述的一种通用地址空间管理方法，其特征在于，步骤四中对选择使能信号和片外存储器分块选择信号进行译码的是译码器使能信号，且译码器使能信号来自片外存储器时序控制状态机；步骤五中控制时序保持逻辑的是片外存储器时序控制信号，且片外存储器时序控制信号也来自片外存储器时序控制状态机。

3.一种通用地址空间管理系统，其特征在于，包括区域判决器，所述区域判决器通过总线接口接收来自系统总线的访存指令，区域判决器的输入端还连接有为其提供判决依据的片内容量配置模块和片外容量配置模块，区域判决器的输出端分别连接片内存储器控制逻辑与片外存储器控制逻辑，区域判决器的输出端包括访存地址输出端及使能信号输出端；

片外存储器控制逻辑包括第一异或门、第二异或门、减法器、地址截取模块、译码器、片外存储器时序控制状态机以及时序保持逻辑，第一异或门的输入端连接片内容量配置模块及一个第一常数模块，第二异或门的输入端连接片外容量配置模块及一个第二常数模块，第一异或门的输出端、区域判决器的访存地址输出端以及区域判决器的使能信号输出端与减法器的输入端相连，减法器的输出端以及第二异或门的输出端与地址截取模块的输入端相连，地址截取模块的输出端包括信号输出端及地址输出端，其中地址截取模块的信号输出端、区域判决器的使能信号输出端以及片外存储器时序控制状态机的译码器使能信号输出端与译码器的输入端相连，地址截取模块的地址输出端和译码器的输出端通过并行的两个时序保持逻辑与片外存储器连接，其中时序保持逻辑与片外存储器时序控制状态机的时序控制信号输出端连接。

4.根据权利要求3所述的一种通用地址空间管理系统，其特征在于，片内容量配置模块包括片内存储器地址基址以及片内存储器地址掩码，第一异或门的输入端连接片内存储器地址掩码；片外容量配置模块包括片外存储器地址基址以及片外存储器地址掩码，第二异或门的输入端连接片外存储器地址掩码。

5.根据权利要求3所述的一种通用地址空间管理系统，其特征在于，所述的第一常数模块和第二常数模块均为常数0xFFFF。