CN104821274B - 无需光刻胶的带电粒子束图案化 - Google Patents

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Abstract

本发明提供了用于制造集成电路的工艺。该工艺包括：提供衬底，通过原子层沉积和分子层沉积的一种沉积在衬底上形成硬掩模，以及将硬掩模暴露于来自一种或多种带电粒子束的带电粒子以在硬掩模中图案化间隙。可选地，该工艺包括将硬掩模暴露于来自一种或多种带电粒子束的带电粒子以在硬掩模上图案化结构。

Description

无需光刻胶的带电粒子束图案化
相关申请的交叉引用
本申请要求于2014年1月31日提交的、标题为“Charged-Particle-BeamPatterning Without Resist”的美国临时申请第61/934,418号的权益，该申请结合于此作为参考。
技术领域
本发明总体涉及集成电路领域，更具体地，涉及集成电路的图案化。
背景技术
诸如离子或电子投影光刻的带电粒子光刻具有分辨率非常高的图案化。离子束光刻使用具有能量的轻量级离子的聚焦束或宽束以用于将图案转印至表面。使用离子束光刻(IBL)，纳米级部件可以转印至非平坦表面上。
在传统的带电粒子(例如，电子以及氦离子(He+)、氖离子(Ne+)和镓离子(Ga+))光刻中，基本工艺机制包括在正性光刻胶中使用键解离或者在负性光刻胶中使用键结合以及当使光刻胶显影时曝光和未曝光的区域的产物之间的溶解速率差。这限制了光刻胶材料的选择，该光刻胶材料主要为聚合物基有机材料。
发明内容
根据本发明的一个方面，提供了一种制造集成电路的工艺，包括：提供衬底；通过原子层沉积和分子层沉积的一种在衬底上形成硬掩模；以及将硬掩模暴露于来自一种或多种带电粒子束的带电粒子以在硬掩模中图案化间隙。
优选地，通过溅射来图案化硬掩模中的间隙，溅射利用带电粒子的能量。
优选地，该工艺还包括：将硬掩模暴露于前体气体，前体气体和带电粒子在硬掩模中蚀刻间隙。
优选地，前体气体是XeF2、SF6、氯化亚硝酰(NOCl)、氯气(Cl2)、三氟化氯(ClF3)、氧气(O2)、水(H2O)、空气和它们的组合中的一种。
优选地，带电粒子是氦、氖、氩、硅、铍、金和镓中的一种。
优选地，硬掩模的厚度小于约5纳米。
优选地，一种或多种带电粒子束的束径小于约1纳米。
根据本发明的另一方面，提供了一种制造集成电路的工艺，包括：提供衬底；通过原子层沉积和分子层沉积的一种在衬底上形成硬掩模；以及将一种或多种带电粒子束引向硬掩模以图案化硬掩模。
优选地，通过溅射来图案化硬掩模，溅射利用带电粒子束中的图案化粒子的能量。
优选地，该工艺还包括：将硬掩模的表面暴露于前体气体，通过蚀刻来图案化硬掩模。
优选地，前体气体是XeF2、SF6、氯化亚硝酰(NOCl)、氯气(Cl2)、三氟化氯(ClF3)、氧气(O2)、水(H2O)、空气和它们的组合中的一种。
优选地，一种或多种带电粒子束包括氦、氖、氩、硅、铍、金或镓。
优选地，一种或多种带电粒子束的束径小于约1纳米。
优选地，硬掩模的厚度小于约5纳米。
优选地，该工艺还包括：使前体气体在硬掩模的整个表面上方流动，一种或多种带电粒子束和前体气体在硬掩模上形成一个或多个结构。
根据本发明的又一方面，提供了一种制造集成电路的工艺，包括：提供衬底；通过原子层沉积和分子层沉积的一种在衬底上形成硬掩模；使前体气体在硬掩模的整个表面上方流动；以及将硬掩模的一部分暴露于载有带电粒子的一种或多种带电粒子束，带电粒子图案化硬掩模。
优选地，带电粒子是氦、氖、氩、硅、铍、金和镓中的一种。
优选地，该流动和该暴露蚀刻硬掩模。
优选地，带电粒子和前体气体在硬掩模上沉积结构。
优选地，前体气体包含TEOS、苯乙烯、TMCTS、萘、Al、Au、非晶碳、金刚石、Co、Cr、Cu、Fe、GaAs、GaN、Ge、Mo、Nb、Ni、Os、Pd、CpPtMe3、MeCpPtMe3、含Pt的化合物、Rh、Ru、Re、Si、Si3N4、SiOx、TiOx、W和它们的组合中的一种。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图3示出了根据一些实施例的使用直写纳米图案化形成集成电路的方法；以及
图4至图5示出了根据一些实施例的使用直写纳米图案化形成集成电路的另一方法。
图6是根据一些实施例的用于制造集成电路的工艺。
图7是根据一些实施例的用于制造集成电路的工艺。
图8是根据一些实施例的用于制造集成电路的工艺。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
集成电路(IC)的制造通常包括对半导体衬底实施各种物理和化学工艺。通常地，用于制造集成电路的各种工艺分成三类，即薄膜沉积、半导体掺杂和图案化。
在本发明中，提供了新的纳米图案化技术。如下面将更充分解释的，带电粒子与通过原子层沉积(ALD)工艺或分子层沉积(MLD)工艺形成的硬掩模组合使用以当在硬掩模中形成纳米间隙或在硬掩模上形成纳米结构时抑制或防止硬掩模的不期望的崩塌或变形。此外，本文中公开的纳米图案化技术消除了对光刻胶的需求。
记着以上所述，下面详细地描述用于形成集成电路的新的纳米图案化方法。如下面将更充分解释的，束载带电粒子(beam carrying charged particle)可以用于在硬掩模中形成间隙，或者可选地，用于在硬掩模上形成结构。
在第一实施例中，带电粒子用于蚀刻硬掩模。现在参照图1，提供了衬底12。在实施例中，衬底12可以由诸如硅、块状硅(掺杂或未掺杂)、锗、金刚石等的半导体材料制成。可选地，也可以使用化合物材料，诸如，硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷砷化镓、磷化镓铟、它们的组合等。此外，衬底12可以是绝缘体上硅(SOI)衬底。通常，SOI衬底包括诸如外延硅、锗、硅锗、SOI、绝缘体上硅锗(SGOI)或它们的组合的半导体材料层。可以使用的其他衬底包括多层衬底、梯度衬底或混合取向衬底。
仍参照图1，使用ALD或MLD工艺在衬底12上沉积硬掩模10，ALD或MLD工艺提供许多益处。例如，ALD和MLD提供极大的厚度分辨率、具有一个单层精度的精确厚度控制、共形台阶覆盖和极好的均匀性。此外，通过施加的ALD或MLD的循环次数可以精确地确定薄膜厚度。因此，可以精确地调整间隙或沟槽的临界尺寸(CD)。
此外，ALD和MLD允许高深宽比结构的高共形性和极好的台阶覆盖。而且，ALD和MLD允许大面积上方的极好的均匀性，这导致大面积和大批量处理能力。由于不需要传统光刻胶材料中的曝光机制，所以ALD和MLD工艺也提供了精确的组分控制、低缺陷密度、良好再现性和更宽的材料选择(例如，非聚合物基)。
此外，使用ALD工艺或MLD工艺形成的硬掩模10比例如在光刻工艺中使用的光刻胶硬得多。如下面将更充分解释的，由于硬掩模10比光刻胶更硬，当在硬掩模中形成间隙或在硬掩模上形成结构时，硬掩模10不太可能不期望地发生崩塌或变形，。也可以使用提供具有上述益处、性质和特征的硬掩模10的其他形成工艺。
在实施例中，硬掩模10通过ALD或MLD工艺制备，并且由Al2O3、AlN、AlP、AlAs、AlXTiYOZ、AlXCrYOZ、AlXZrYOZ、AlXHfYOZ、AlXSiYOZ、B2O3、BN、BXPYOZ、BiOX、BiXTiYOZ、BaS、BaTiO3、CdS、CdSe、CdTe、CaO、CaS、CaF2、CuGaS2、CoO、CoOX、Co3O4、CrOX、CeO2、Cu2O、CuO、CuXS、FeO、FeOX、GaN、GaAs、GaP、Ga2O3、GeO2、HfO2、Hf3N4、HgTe、InP、InAs、In2O3、In2S3、InN、InSb、LaAlO3、La2S3、La2O2S、La2O3、La2CoO3、La2NiO3、La2MnO3、MgTe、MnTe、MoN、Mo2N、MoXN、MoO2、MgO、MnOX、MnS、NiO、NbN、Nb2O5、PbS、PtO2、POX、PXBYOZ、RuO、Sc2O3、Si3O4、SiO2、SiC、SiXTiYOZ、SiXZrYOZ、SiXHfYOZ、SnO2、Sb2O5、SrO、SrCO3、SrTiO3、SrS、SrS1-XSeX、SrF2、Ta2O5、TaOXNY、Ta3N5、TaN、TaNX、TiXZrYOZ、TiO2、TiN、TiXSiYNZ、TiXHfYOZ、VOX、WO3、W2N、WXN、WS2、WXC、Y2O3、Y2O2S、ZnS1-XSeX、ZnO、ZnS、ZnSe、ZnTe、ZnF2、ZrO2、Zr3N4、PrOX、Nd2O3、Sm2O3、Eu2O3、Gd2O3、Dy2O3、Ho2O3、Er2O3、Tm2O3、Lu2O3、Ru、Pt、Pd、Rh、Ag、Al、Ir、Cu、Ti、Ta、Mo、W、Ni、Co、Fe和它们之间的混合物形成。
现在参照图2，提供了前体气体146。根据一些实施例，前体气体146至少在硬掩模10上方流动。根据一些实施例，例如，前体气体146是Xe F2。也可以采用其他合适的前体，诸如，SF6、氯化亚硝酰(NOCl)、氯气(Cl2)、三氟化氯(ClF3)、氧气(O2)、水(H2O)、空气和它们之间的混合物。
此外，将硬掩模10暴露于带电粒子束载有的带电粒子(由箭头表示)。根据一些实施例，例如，带电粒子可以是电子、质子、氦、氖、氩、硅、铍、金和镓。换句话说，图2的带电粒子束可以是电子束、质子束、氦束、氖束、氩束、硅束、铍束、金束和镓束。根据一些实施例，一种或多种带电粒子束的束径小于1纳米(1nm)。虽然图2中示出了单个带电粒子束，但是应该理解，在一些实施例中，可以组合或同时使用若干带电粒子束。
参照图2至图3，来自带电粒子束的带电粒子遇到来自前体气体146的已经吸附到硬掩模10上的分子。在带电粒子束的影响下，前体分子解离为挥发性组分和非挥发性组分。挥发性组分仅局部蚀刻位于经受带电粒子的区域处或该区域周围的硬掩模10，以形成间隙14。
根据一些实施例，间隙14的深度大于或等于硬掩模10的厚度的约百分之五十(50％)。在实施例中，硬掩模10的厚度小于约5纳米(5nm).虽然图3中示出了单个间隙14，但是应该理解，在实际应用中可以形成若干间隙14。
由于通过ALD或MLD形成的硬掩模10比光刻胶更硬，所以当形成间隙14时，硬掩模10不太可能不期望地发生崩塌或变形。例如，当形成的若干间隙14彼此接近、间隙14的深度较大(例如，约10nm)、间隙14的宽度较小(例如，约1nm)、或者深宽比(即，间隙14的深度与宽度的比率)较高(例如，约10比1)时，硬掩模10将不会不期望地发生崩塌或变形。
在已经形成间隙14之后，可以实施其他多个工艺。例如，在集成电路的制造期间可以进行图案转印(例如，蚀刻、沉积/剥离)或注入。根据一些实施例，使用蚀刻工艺对衬底12施加图案转印工艺。例如，可以实施湿蚀刻或等离子体蚀刻以将间隙14的图案转印至衬底12内。根据一些实施例，图案转印工艺结合离子注入工艺。例如，可以通过间隙14将杂质(例如，用硼、铟等的p掺杂，或者用磷、砷等的n掺杂)注入到衬底12内。
在第二实施例中，带电粒子用于溅射(例如，研磨)硬掩模10以形成间隙14。在该溅射实施例中，上述与使用带电粒子的蚀刻相结合的许多技术是相同的。然而，当用带电粒子溅射硬掩模10时，不需要以上关于图2所述的前体气体146。带电粒子的能量用于研磨硬掩模10的表面以形成图3中示出的间隙14，而不是依靠前体气体146。
在第三实施例中，带电粒子用于在硬掩模10上沉积材料以形成如图4至图5所示的结构16。在该沉积实施例中，与蚀刻结合的上述许多技术是相同的。然而，当用带电粒子形成结构16时，前体气体156与蚀刻不同。根据一些实施例，前体气体156可以是TEOS、苯乙烯、TMCTS、萘、Al、Au、非晶碳、金刚石、Co、Cr、Cu、Fe、GaAs、GaN、Ge、Mo、Nb、Ni、Os、Pd、CpPtMe3、MeCpPtMe3、含Pt的化合物(例如，Pt(PF3)4)、Rh、Ru、Re、Si、Si3N4、SiOx、TiOx、W和它们之间的混合物以形成结构16。
带电粒子遇到来自前体气体156的已经吸附在硬掩模10上的分子。在带电粒子的影响下，前体分子解离为挥发性组分和非挥发性组分。挥发性组分仅在经受带电粒子的区域处或该区域周围处局部粘附至硬掩模10，以形成结构16。根据一些实施例，结构16是由例如铂(Pt)、钴(Co)、二氧化硅(SiO2)形成的顶部硬掩模。
现在参照图6，根据一些实施例，提供了用于形成集成电路的工艺100。在框102中，提供衬底12。在框104中，通过原子层沉积和分子层沉积的一种在衬底12上形成硬掩模10。在框106中，将硬掩模10暴露于带电粒子以利用带电粒子的能量在硬掩模10中溅射间隙14。
现在参照图7，提供了用于形成集成电路的工艺200。在框202中，提供衬底12。在框204中，通过原子层沉积和分子层沉积的一种在衬底12上形成硬掩模10。在框206中，使前体气体146在硬掩模10上方流动。在框208中，将硬掩模10暴露于带电粒子以利用前体气体146在硬掩模10中蚀刻间隙14。
现在参照图8，提供了用于形成集成电路的工艺300。在框302中，提供衬底12。在框304中，通过原子层沉积和分子层沉积的一种在衬底12上形成硬掩模10。在框306中，使前体气体156在硬掩模10上方流动。在框308中，将硬掩模10暴露于带电粒子以利用前体气体156在硬掩模10上沉积结构16。
由上可知，应该理解，纳米图案化方法利用：(1)带电粒子束引起的蚀刻；(2)带电粒子束研磨；或(3)带电粒子束引起的沉积连同原子层沉积(ALD)或分子层沉积(MLD)，以消除对光刻胶的需求。由于通过ALD或MLD形成的硬掩模10比光刻胶硬，硬掩模10将不会不期望地发生崩塌或变形。例如，当形成的若干间隙14彼此接近、间隙14的深度较大(例如，约10nm)、间隙14的宽度较小(例如，约1nm)、或者深宽比(即，间隙14的深度与宽度的比率)较高(例如，10比1)时，硬掩模10将不会不期望地发生崩塌或变形。此外，该方法可以用于避免光刻胶内的前向散射和后向散射的影响。而且，本文中公开的方法不再需要使光刻胶显影。由此，对于具有高深宽比的图案，光刻胶崩塌不再是一个问题。
本发明根据一些实施例提供了用于制造集成电路的工艺。该工艺包括：提供衬底，通过原子层沉积和分子层沉积的一种在衬底上形成硬掩模，以及将硬掩模暴露于来自一种或多种带电粒子束的带电粒子以在硬掩模中图案化间隙。
本发明根据一些实施例提供了用于制造集成电路的工艺。该工艺包括：提供衬底，通过原子层沉积和分子层沉积的一种在衬底上形成硬掩模，以及将一种或多种带电粒子束导向硬掩模以图案化硬掩模。
本发明根据一些实施例提供了用于制造集成电路的工艺。该工艺包括：提供衬底，通过原子层沉积和分子层沉积的一种在衬底上形成硬掩模，使前体气体在硬掩模的整个表面上方流动，以及将硬掩模的一部分暴露于载有带电粒子的一种或多种带电粒子束，带电粒子图案化硬掩模。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (15)

1.一种制造集成电路的工艺，包括：
提供衬底；
通过原子层沉积和分子层沉积的一种在所述衬底上形成硬掩模；
提供前体气体，使所述前体气体至少在所述硬掩模上方流动；以及
将所述硬掩模暴露于来自一种或多种带电粒子束的带电粒子以在所述硬掩模中图案化间隙，其中，来自所述一种或多种带电粒子束的带电粒子遇到来自所述前体气体的已经吸附到所述硬掩模上的分子，在所述一种或多种带电粒子束的影响下，所述前体气体的分子解离为挥发性组分和非挥发性组分，所述挥发性组分仅局部蚀刻位于经受带电粒子的区域处或所述区域周围的硬掩模。
2.根据权利要求1所述的工艺，其中，所述前体气体和所述带电粒子在所述硬掩模中蚀刻所述间隙。
3.根据权利要求2所述的工艺，其中，所述前体气体是XeF2、SF6、氯化亚硝酰NOCl、氯气Cl2、三氟化氯ClF3、氧气O2、水H2O、空气和它们的组合中的一种。
4.根据权利要求1所述的工艺，其中，所述带电粒子是氦、氖、氩、硅、铍、金和镓中的一种。
5.根据权利要求1所述的工艺，其中，所述硬掩模的厚度小于5纳米。
6.根据权利要求1所述的工艺，其中，所述一种或多种带电粒子束的束径小于1纳米。
7.一种制造集成电路的工艺，包括：
提供衬底；
通过原子层沉积和分子层沉积的一种在所述衬底上形成硬掩模；
提供前体气体，使所述前体气体至少在所述硬掩模上方流动；以及
将一种或多种带电粒子束引向所述硬掩模以图案化所述硬掩模，其中，来自所述一种或多种带电粒子束的带电粒子遇到来自所述前体气体的已经吸附到所述硬掩模上的分子，在所述一种或多种带电粒子束的影响下，所述前体气体的分子解离为挥发性组分和非挥发性组分，所述挥发性组分仅局部蚀刻位于经受带电粒子的区域处或所述区域周围的硬掩模。
8.根据权利要求7所述的工艺，其中，通过蚀刻来图案化所述硬掩模。
9.根据权利要求8所述的工艺，其中，所述前体气体是XeF2、SF6、氯化亚硝酰NOCl、氯气Cl2、三氟化氯ClF3、氧气O2、水H2O、空气和它们的组合中的一种。
10.根据权利要求7所述的工艺，其中，所述一种或多种带电粒子束包括氦、氖、氩、硅、铍、金或镓。
11.根据权利要求7所述的工艺，其中，所述一种或多种带电粒子束的束径小于1纳米。
12.根据权利要求7所述的工艺，其中，所述硬掩模的厚度小于5纳米。
13.一种制造集成电路的工艺，包括：
提供衬底；
通过原子层沉积和分子层沉积的一种在所述衬底上形成硬掩模；
使前体气体在所述硬掩模的整个表面上方流动；以及
将所述硬掩模的一部分暴露于载有带电粒子的一种或多种带电粒子束，所述带电粒子图案化所述硬掩模，其中，来自所述一种或多种带电粒子束的带电粒子遇到来自所述前体气体的已经吸附到所述硬掩模上的分子，在所述一种或多种带电粒子束的影响下，所述前体气体的分子解离为挥发性组分和非挥发性组分，所述挥发性组分仅局部蚀刻位于经受带电粒子的区域处或所述区域周围的硬掩模。
14.根据权利要求13所述的工艺，其中，所述带电粒子是氦、氖、氩、硅、铍、金和镓中的一种。
15.根据权利要求13所述的工艺，其中，所述流动和所述暴露蚀刻所述硬掩模。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110386587A (zh) * 2018-04-18 2019-10-29 北京大学 一种基于ald技术的硅湿法腐蚀掩膜方法
CN108878168A (zh) * 2018-07-02 2018-11-23 北京工业大学 表面改性的电极材料和对电极材料表面改性的处理方法
CN111584359A (zh) * 2020-05-09 2020-08-25 中国科学院上海技术物理研究所 一种基于ALD沉积Al2O3作掩膜的超声湿法刻蚀方法
WO2022252707A1 (zh) * 2022-02-24 2022-12-08 袁元 半导体器件的加工控制方法、装置及高能粒子束光刻设备
WO2024092550A1 (zh) * 2022-11-02 2024-05-10 东华大学 半导体器件的质量改善方法、装置及高能粒子束光刻设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101746709A (zh) * 2008-12-19 2010-06-23 Fei公司 用于在衬底上形成微观结构的方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7196005B2 (en) * 2004-09-03 2007-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Dual damascene process with dummy features
US20070212649A1 (en) * 2006-03-07 2007-09-13 Asml Netherlands B.V. Method and system for enhanced lithographic patterning
US8153348B2 (en) * 2008-02-20 2012-04-10 Applied Materials, Inc. Process sequence for formation of patterned hard mask film (RFP) without need for photoresist or dry etch

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101746709A (zh) * 2008-12-19 2010-06-23 Fei公司 用于在衬底上形成微观结构的方法

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