CN104810808A - 一种多总线保护出口仲裁容错系统及方法 - Google Patents

Abstract

本发明公开一种多总线保护出口仲裁容错系统，包括第一电源、第二电源、若干个CPU、 若干过滤芯片、动作计数器、返回计数器、比较器和出口继电器；CPU各连接一个过滤芯片，动作计数器、返回计数器均连接过滤芯片，动作计数器、返回计数器的输出端连接比较器的输入端，比较器的输出端与出口继电器的输入端的负极相连，出口继电器输入端的正极连接第二电源；第一电源连接过滤芯片、动作计数器、返回计数器、比较器；本发明兼顾了冗余和容错的设计原则，实现保护装置中多CPU防拒动和防误动的有机统一。

Description

一种多总线保护出口仲裁容错系统及方法

技术领域

本发明涉及工业自动化控制技术领域，特别是涉及一种多总线保护出口仲裁容错系统及方法。

背景技术

随着电力系统中继电保护装置的集成度越来越高，单个保护装置承担的保护功能越来越多，有的甚至一台机组的所有主保护和后备保护都集中在一个保护装置上，这就使得装置内硬件系统的任何一个环节出现问题的时候，被保护对象会有失去部分或者全部保护的可能。

现有保护装置有的使用单CPU系统，当这个系统的任何环节发生故障的时候，整个装置都无法按要求动作，容易造成误动或者拒动；有的装置的多CPU系统设计在单个总线上，如果该总线发生故障，则每个CPU系统均不能正常工作；有的装置使用的是双CPU系统，但其中一个CPU系统控制保护装置的出口总启动继电器，另一个CPU系统用于控制保护跳闸出口，这还是一种简单的串行设计的思路，当这两个CPU系统任何一个环节出现故障，仍会造成保护装置拒动。

以上装置都不能很好的解决继电保护的容错性和可靠性要求。

发明内容

本发明的目的是针对以上现有技术存在的问题，提出一种既可以解决保护装置误动问题，又可以增加装置容错能力的多总线保护出口仲裁容错系统，充分体现多CPU系统在可靠性的优势而满足实际应用中对保护装置的可靠性和容错性上的要求。

本发明技术方案如下：

一种多总线保护出口仲裁容错系统，包括第一电源、第二电源、若干个CPU（CPU1、CPU2 … CPUn）、 若干过滤芯片（U1、U2 … Un）、动作计数器、返回计数器、比较器和出口继电器K；

CPU各连接一个过滤芯片，动作计数器、返回计数器均连接过滤芯片，动作计数器、返回计数器的输出端连接比较器的输入端，比较器的输出端与出口继电器K的输入端的负极相连，出口继电器K输入端的正极接第二电源；

第一电源连接过滤芯片（U1、U2 … Un）、动作计数器、返回计数器、比较器。

本发明为了能够增强容错性，多总线保护出口容错系统的回路上设置完全相同并且相互独立的多个CPU，每个CPU均单独输出保护出口信号和故障信号，过滤芯片通过故障信号判断每个CPU信号的有效性，过滤芯片用于过滤出保护出口信号中的有效信号；动作计数器、返回计数器通过并统计有效的保护出口信号中保护动作的数量和保护返回的数量，比较器比较两者大小，只有当保护动作的数量大于保护返回的数量时，系统才驱动出口继电器动作，否则系统驱动出口继电器返回。这样就兼顾了冗余和容错的设计原则，真正做到了保护装置中多CPU系统防拒动和防误动的有机统一。

如果需要对CPU电源进行保护，本系统还包括二极管，二极管与第一电源串联后连接过滤芯片、动作计数器、返回计数器和比较器；如果若干个CPU包括有各自独立的电源，较优地，第一电源包括若干个独立的电源，第一电源的若干个独立的电源均分别连接一个二极管；这样，本发明能够应用于多电源多总线的装置中，提高系统电源的可靠性。

较优地，过滤芯片、动作计数器、返回计数器、比较器能够封装在复杂可编程逻辑器件（CPLD）内。

较优地，CPU和过滤芯片的数量相同，一个CPU对应连接一个过滤芯片。

一种多总线保护出口仲裁容错方法，包括以下步骤，

S1，n个CPU（CPU1、CPU2 … CPUn）输出保护出口信号ESG1、ESG2 … ESGn分别到n个过滤芯片U1、U2 … Un的输入管脚（IN），n个CPU（CPU1、CPU2 … CPUn）输出故障信号DER1、DER2 … DERn分别到n个过滤芯片（U1、U2 … Un）的使能管脚EN；

S2，过滤芯片根据故障信号DER1、DER2 … DERn对保护出口信号ESG1、ESG2 … ESGn进行过滤，输出有效的保护出口信号；

S3，过滤芯片（U1、U2 … Un）的输出管脚OUT分别接到动作计数器和返回计数器的输入管脚IN1、IN2 … INn, 动作计数器的输出管脚（OUT）接到比较器的第一输入管脚，返回计数器的输出管脚（OUT）接到比较器的第二输入管脚，比较器的输出管脚（OUT）输出控制信号ESG；

S4，动作计数器、返回计数器在有效的保护出口信号中计算出当前动作信号的数量和返回信号的数量；

S5，比较器的输出管脚OUT与出口继电器K输入端的负极相连，出口继电器输入端的正极接第二电源；比较器比较动作信号的数量和返回信号的数量的大小：当动作信号的数量大于返回信号的数量时，控制信号ESG输出动作电平；当动作信号的数量小于等于返回信号的数量时，控制信号ESG输出返回电平。

与现有技术相比，本发明包括以下有益效果：

1）本发明一种多总线保护出口仲裁容错系统包括多个相同并且相互独立的CPU，每个CPU系统均单独输出保护出口信号和故障信号，过滤芯片通过保护出口仲裁容错判断每个CPU系统信号的有效性，动作计数器、返回计数器通过并统计有效的保护出口信号中保护动作的数量和保护返回的数量，比较器比较两者大小，兼顾了冗余和容错的设计原则，实现保护装置中多CPU防拒动和防误动的有机统一。

2）多个系统的电源串联各自的二极管连接到控制芯片上，保证了系统电源的可靠性，只要有一个系统的电源正常，系统都可以正常工作；

3）相互独立的CPU输出各自独立的故障信号和保护出口信号，故障信号闭锁各自的保护出口信号，可以防止CPU系统崩溃或者电源丢失造成的错误信号从而影响系统判断的可靠性，提高了装置的容错性；

4）当所有CPU系统均正常工作，发出正确信号的时候，系统可以正常出口，满足了系统的正确性要求；

5）当保护不应该动作时，其中一个CPU系统判断错误，发出错误的动作信号的时候，由于返回计数器的计数返回信号的数量大于等于动作计数器计数的动作信号的数量，可以有效的屏蔽该信号，实现装置的冗余性；

6）当保护应该动作时，其中一个CPU系统判断错误，没有发出动作信号的时候，由于动作计数器的计数动作信号的数量大于返回计数器的计数返回信号的数量，系统可以正常出口，实现装置的容错性；

7）该系统可以轻松实现扩展，没有CPU系统数量和总线数量的限制。

附图说明

图1 为本发明一种多总线保护出口仲裁容错系统的结构示意图；

图2为本发明的组件封装在复杂可编程逻辑器件后的结构示意图；

图3为本发明CPU拥有各自独立的电源的系统结构示意图；

图4为包括三个CPU的多总线保护出口仲裁容错系统的结构示意图；

图5为包括两个CPU的多总线保护出口仲裁容错系统的结构示意图；

图6为CPU拥有各自独立的电源的三个CPU的多总线保护出口仲裁容错系统的结构示意图；

图7为CPU拥有各自独立的电源的两个CPU的多总线保护出口仲裁容错系统的结构示意图；

图8为CPU拥有各自独立的电源的组件封装在复杂可编程逻辑器件后的结构示意图；

图9为本发明一种多总线保护出口仲裁容错方法流程示意图。

具体实施方式

下面结合附图和具体实施例对本发明作进一步详细描述。

如图1所示，一种多总线保护出口仲裁容错系统，包括第一电源VCC、第二电源VDD、若干个CPU（本实施例为n个CPU,即CPU包括CPU1、CPU2 … CPUn）、 若干过滤芯片U1、U2 … Un（本实施例对应n个过滤芯片）、动作计数器D1、返回计数器D2、比较器D3和出口继电器K；

CPU各连接一个过滤芯片，动作计数器D1、返回计数器D2均连接过滤芯片，动作计数器D1、返回计数器D2的输出端连接比较器D3的输入端，比较器D3的输出端与出口继电器K的输入端的负极相连，出口继电器K输入端的正极接第二电源VDD；

第一电源VCC连接过滤芯片U1、U2 … Un、动作计数器D1、返回计数器D2、比较器D3。

CPU和过滤芯片的数量相同，均为n个。

本发明为了能够增强容错性，多总线保护出口容错系统的回路上设置完全相同并且相互独立的多个CPU，每个CPU系统均单独输出保护出口信号和故障信号，过滤芯片通过故障信号判断每个CPU系统信号的有效性，动作计数器D1、返回计数器D2通过并统计有效的保护出口信号中保护动作的数量和保护返回的数量，比较器D3比较两者大小，只有当保护动作的数量大于保护返回的数量时，系统才驱动出口继电器动作，否则系统驱动出口继电器返回。这样就兼顾了冗余和容错的设计原则，真正做到了保护装置中多CPU系统防拒动和防误动的有机统一。

如果需要对CPU电源进行保护，本系统还包括二极管（n个），二极管与第一电源VCC串联后连接过滤芯片U1、U2 … Un、动作计数器D1、返回计数器D2和比较器D3；如果若干个CPU包括有各自独立的电源，则第一电源VCC包括若干个独立的电源，第一电源VCC的若干个独立的电源均分别连接一个二极管；这样，本发明能够应用于多电源多总线的装置中，提高系统电源的可靠性。

过滤芯片U1、U2 … Un、动作计数器D1、返回计数器D2、比较器D3封装在复杂可编程逻辑器件（CPLD）内。

实施例1

如图1，本实施例中由CPU（CPU1、CPU2 … CPUn）、过滤芯片U1、U2 … Un、动作计数器D1、返回计数器D2、比较器D3和出口继电器K组成。系统CPU1、CPU2 … CPUn输出保护出口信号ESG1、ESG2 … ESGn接到过滤芯片U1、U2 … Un的输入管脚IN，系统CPU1、CPU2 … CPUn输出故障信号DER1、DER2 … DERn接到过滤芯片U1、U2 … Un的使能管脚EN，过滤芯片U1、U2 … Un的输出管脚OUT分别接到动作计数器D1的输入管脚IN1、IN2 … INn和返回计数器D2的管脚IN1、IN2 … INn, 动作计数器D1的管脚OUT接到比较器D3的管脚A，返回计数器D2的管脚OUT接到比较器D3的管脚B，比较器D3的输出管脚OUT输出控制信号ESG和出口继电器K输入端的负极相连，出口继电器K输入端的正极接第二电源VDD（继电器电源），第一电源VCC接到过滤芯片U1、U2 … Un、动作计数器D1、返回计数器D2和比较器D3的Vcc管脚。

在实施例1中，根据各个CPU系统的工作状态，具体分析如下：

1、当所有CPU系统均正常工作，且所有CPU系统判断正确的时候，保护出口信号ESG1、ESG2 … ESGn的状态相同，系统可以正确工作，保证装置的正确性；

2、当所有CPU系统均正常工作，存在CPU系统判断不正确的时候，其他正确判断的CPU系统可以有效的闭锁判断不正确的CPU系统，保证装置的可靠性；

3、当有CPU系统发生故障，则该CPU系统发出的信息将不可信，仲裁容错系统可以屏蔽该CPU系统的保护出口信号，防止该信号对出口的判断造成不良的影响。

从而兼顾了冗余和容错的设计原则，真正做到了保护装置中多CPU系统防拒动和防误动的有机统一。

实施例2

本实施例为实施例1的一个特例，当CPU系统的数量为3的时候，系统可演变成三总线保护出口仲裁容错系统，如图4所示，由CPU1、CPU2、CPU3、过滤芯片U1、过滤芯片U2、过滤芯片U3、动作计数器D1、返回计数器D2、比较器D3和出口继电器K组成。系统CPU1输出保护出口信号ESG1接到过滤芯片U1的输入管IN管脚，系统CPU1输出故障信号DER1接到过滤芯片U1的使能管脚EN, 系统CPU2输出保护出口信号ESG2接到过滤芯片U2的IN管脚，系统CPU2输出故障信号DER2接到过滤芯片U2的EN管脚, 系统CPU3输出保护出口信号ESG3接到过滤芯片U3的IN管脚，系统CPU3输出故障信号DER3接到过滤芯片U3的EN管脚, 过滤芯片U1的OUT管脚分别接到动作计数器D1的IN1管脚和返回计数器D2的IN1管脚，过滤芯片U2的输出OUT管脚分别接到动作计数器D1的IN2管脚和返回计数器D2的IN2管脚，过滤芯片U3的OUT管脚分别接到动作计数器D1的IN3管脚和返回计数器D2的IN3管脚，动作计数器D1的管脚OUT接到比较器D3的管脚A，返回计数器D2的管脚OUT接到比较器D3的管脚B，比较器D3的管脚OUT输出控制信号ESG和出口继电器K输入端的负极相连，出口继电器K输入端的正极接第二电源VDD（继电器电源），第一电源VCC接到过滤芯片U1、U2、U3、动作计数器D1、返回计数器D2和比较器D3的Vcc管脚。

在该实施例中，保护出口仲裁容错系统可以实现“三取二”的策略，满足高性能保护装置的可靠性要求。

实施例3

本实施例为实施例2的一个特例，当CPU系统的数量为2的时候，则系统为双总线保护出口仲裁容错系统，如图5所示，由CPU1、CPU2、过滤芯片U1、过滤芯片U2、动作计数器D1、返回计数器D2、比较器D3和出口继电器K组成。系统CPU1输出保护出口信号ESG1接到过滤芯片U1的IN管脚，系统CPU1输出故障信号DER1接到过滤芯片U1的EN管脚, 系统CPU2输出保护出口信号ESG2接到过滤芯片U2的IN管脚，系统CPU2输出故障信号DER2接到过滤芯片U2的EN管脚, 过滤芯片U1的OUT管脚接到动作计数器D1的IN1管脚和返回计数器D2的IN1管脚，过滤芯片U2的OUT管脚接到动作计数器D1的IN2管脚和返回计数器D2的IN2管脚，动作计数器D1的管脚OUT接到比较器D3的管脚A，返回计数器D2的管脚OUT接到比较器D3的管脚B，比较器D3的管脚OUT输出控制信号ESG和出口继电器K输入端的负极相连，出口继电器K输入端的正极接第二电源VDD（继电器电源），第一电源VCC接到过滤芯片U1、过滤芯片U2、动作计数器D1、返回计数器D2和比较器D3的Vcc管脚。

可见，当CPU1和CPU2均工作正常的时候，DER1和DER2无效，只有ESG1和ESG2均动作的情况下，出口继电器K方能动作，实现了“与门”控制；

当CPU1工作正常，CPU2故障的时候，DER1无效，DER2有效，过滤芯片U2自动过滤掉信号ESG2，出口继电器K仅受到ESG1的控制，成功的将CPU2系统从控制回路中分离；

当CPU2工作正常，CPU1故障的时候，DER2无效，DER1有效，过滤芯片U1自动过滤掉信号ESG1，出口继电器K仅受到ESG2的控制，成功的将CPU1系统从控制回路中分离；

双总线的保护出口仲裁容错系统可以轻松实现出口与门控制和或门控制的切换，在保证双CPU系统冗余性的基础上实现容错性，满足双CPU保护装置的可靠性要求。

实施例4

实施例4为在以上实施例基础上进一步改进技术方案，如图2所示，将过滤芯片U1、U2 … Un、动作计数器D1、返回计数器D2、比较器D3使用CPLD芯片U封装，由系统CPU1、CPU2 … CPUn、CPLD芯片U和出口继电器K组成。系统CPU1、CPU2 … CPUn分别输出保护出口信号ESG1、ESG2 … ESGn和故障信号DER1、DER2 … DERn,连接到CPLD芯片U的输入管脚DI上，CPLD芯片U的输出管脚DO输出控制信号ESG和出口继电器K输入端的负极相连，出口继电器K输入端的正极接第二电源VDD（继电器电源），第一电源VCC接到CPLD芯片U的Vcc管脚。

CPLD芯片U的算法见图9所示，根据故障信号DER1、DER2 … DERn对保护出口信号ESG1、ESG2 … ESGn进行过滤，并在有效的保护出口信号中计算出动作信号的数量和返回信号的数量，比较两者的大小，当动作信号的数量大于返回信号的数量时，控制信号ESG输出动作电平；当动作信号的数量小于等于返回信号的数量时，控制信号ESG输出返回电平。

该实施例可以减少硬件数量，降低硬件设计难度。

实施例5

本实施例为实施例1基础上增加电源可靠性形成的技术方案，当系统CPU1、CPU2 … CPUn拥有各自独立的电源时，增加二极管V1、V2 … Vn，第一电源VCC(VCC1、VCC2 … VCCn)分别串联二极管V1、V2 … Vn后连接到一起，再连接到过滤芯片U1、U2 … Un、动作计数器D1、返回计数器D2和比较器D3的Vcc管脚(即电源管脚)；参见图3。

该实施例可以应用于多电源多总线的装置中，可以提高系统电源的可靠性。

实施例6

本实施例为实施例2基础上增加电源可靠性形成的技术方案，当三CPU系统拥有各自独立的电源时，增加二极管V1、V2、V3，第一电源VCC(包括VCC1、VCC2、VCC3)分别串联二极管V1、V2、V3后连接到一起，再连接到过滤芯片U1、U2、U3、动作计数器D1、返回计数器D2和比较器D3的Vcc管脚。(参见图6)。

该实施例可应用于三电源三CPU系统的保护控制装置。

实施例7

本实施例为实施例3基础上增加电源可靠性形成的技术方案，当双CPU系统拥有各自独立的电源，则第一电源VCC也相应的包括独立电源VCC1和VCC2时，增加二极管V1和V2，电源VCC1串联二极管V1，电源VCC2串联二极管V2后相连再连接到过滤芯片U1、过滤芯片U2、动作计数器D1、返回计数器D2和比较器D3的Vcc管脚；参见图7。

该实施例可应用于双电源双CPU系统的保护控制装置。

实施例8

本实施例为实施例4基础上增加电源可靠性形成的技术方案，当CPU1、CPU2 … CPUn拥有各自独立的电源时，增加二极管V1、V2 … Vn，第一电源VCC1、VCC2 … VCCn分别串联二极管V1、V2 … Vn后连接到一起，再连接到CPLD芯片U的Vcc管脚。(参见图8)。

一种多总线保护出口仲裁容错方法，如图9所示，包括以下步骤，

S1，n个CPU（CPU1、CPU2 … CPUn）输出保护出口信号ESG1、ESG2 … ESGn分别到n个过滤芯片U1、U2 … Un的输入管脚IN，n个CPU（CPU1、CPU2 … CPUn）输出故障信号DER1、DER2 … DERn分别到n个过滤芯片U1、U2 … Un的使能管脚EN；

S2，过滤芯片根据故障信号DER1、DER2 … DERn对保护出口信号ESG1、ESG2 … ESGn进行过滤，输出有效的保护出口信号；

S3，过滤芯片U1、U2 … Un的输出管脚OUT分别接到动作计数器D1和返回计数器D2的管脚IN1、IN2 … INn, 动作计数器D1的输出管脚OUT接到比较器D3的第一输入管脚A，返回计数器D2的输出管脚OUT接到比较器D3的第二输入管脚B，比较器D3的输出管脚OUT输出控制信号ESG；

S4，动作计数器D1、返回计数器D2在有效保护出口信号中计算出当前动作信号的数量和返回信号的数量；

S5，比较器D3的输出管脚OUT与出口继电器K输入端的负极相连，出口继电器K输入端的正极接第二电源VDD；比较器D3比较动作信号的数量和返回信号的数量的大小：当动作信号的数量大于返回信号的数量时，控制信号ESG输出动作电平；当动作信号的数量小于等于返回信号的数量时，控制信号ESG输出返回电平。

本领域内的技术人员可以对本发明进行改动或变型的设计但不脱离本发明的思想和范围。因此，如果本发明的这些修改和变型属于本发明权利要求及其等同的技术范围之内，则本发明也意图包含这些改动和变型在内。

Claims (6)

1.一种多总线保护出口仲裁容错系统，其特征在于，包括第一电源（VCC）、第二电源（VDD）、若干个CPU、 若干过滤芯片、动作计数器（D1）、返回计数器（D2）、比较器（D3）和出口继电器（K）；

所述CPU各连接一个过滤芯片，动作计数器（D1）、返回计数器（D2）均连接过滤芯片，所述动作计数器（D1）、返回计数器（D2）的输出端连接比较器（D3）的输入端，比较器（D3）的输出端与出口继电器（K）的输入端的负极相连，出口继电器（K）输入端的正极连接第二电源（VDD）；

第一电源（VCC）连接过滤芯片、动作计数器（D1）、返回计数器（D2）、比较器（D3）。

2.根据权利要求1所述的一种多总线保护出口仲裁容错系统，其特征在于，

还包括二极管，所述二极管与第一电源（VCC）串联后连接过滤芯片、动作计数器（D1）、返回计数器（D2）和比较器（D3）。

3.根据权利要求1所述的一种多总线保护出口仲裁容错系统，其特征在于，

所述若干个CPU包括有各自独立的电源；

所述第一电源（VCC）包括若干个独立的电源，所述第一电源（VCC）的若干个独立的电源均分别连接一个二极管。

4.根据权利要求1所述的一种多总线保护出口仲裁容错系统，其特征在于，所述过滤芯片、动作计数器（D1）、返回计数器（D2）、比较器（D3）封装在复杂可编程逻辑器件内。

5.根据权利要求1所述的一种多总线保护出口仲裁容错系统，其特征在于，所述CPU和过滤芯片的数量相同。

6.一种多总线保护出口仲裁容错方法，其特征在于，包括以下步骤，

S1，n个CPU输出保护出口信号ESG1、ESG2 … ESGn分别输入到n个过滤芯片的输入管脚，n个CPU输出故障信号DER1、DER2 … DERn分别输入到n个过滤芯片的使能管脚；

S2，过滤芯片根据故障信号DER1、DER2 … DERn对保护出口信号ESG1、ESG2 … ESGn进行过滤，输出有效保护出口信号；

S3，过滤芯片的输出管脚分别接到动作计数器（D1）和返回计数器（D2）的输入管脚, 动作计数器（D1）的输出管脚接到比较器（D3）的第一输入管脚（A），返回计数器(D2)的输出管脚接到比较器（D3）的第二输入管脚（B），比较器（D3）的输出（OUT）管脚输出控制信号ESG；

S4，动作计数器（D1）、返回计数器（D2）在所述有效保护出口信号中分别计算出当前动作信号的数量和返回信号的数量；

S5，比较器（D3）的输出管脚与出口继电器（K）输入端的负极相连，出口继电器(K)输入端的正极接第二电源(VDD)；比较器（D3）比较所述动作信号的数量和返回信号的数量的大小：当动作信号的数量大于返回信号的数量时，控制信号ESG输出动作电平；当动作信号的数量小于等于返回信号的数量时，控制信号ESG输出返回电平。