CN104798034B - 用于协调频率的方法、处理器以及系统 - Google Patents

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Abstract

在一个实施例中，处理器包括执行指令的核、耦合到核的非核逻辑以及控制功率消耗级别的功率控制器。功率控制器被配置成确定处理器的活动级别，并响应于此级别，生成用于传递到耦合到处理器的第二处理器以请求处理器之间的频率协调的请求。描述并要求保护其他实施例。

Description

用于协调频率的方法、处理器以及系统
背景技术
半导体加工和逻辑设计的发展已允许可存在于集成电路器件上的逻辑的量增加。因此，计算机系统配置已经从系统中的单个或多个集成电路进化至各个集成电路上的多个硬件线程、多个核、多个设备和/或完整的系统。此外，随着集成电路密度增长，计算系统(从嵌入式系统到服务器)的功率需求也逐步提高。此外，软件低效率及其对硬件的要求也已造成了计算设备能耗的提高。事实上，一些研究表明计算设备消耗了国家(诸如美国)的整个电力供应中的显著百分比。因此，存在对与集成电路相关联的能效和节能的关键需求。当服务器、桌面型计算机、笔记本、超级本TM、平板电脑、移动电话、处理器、嵌入式系统等变得甚至更为盛行(从包括在典型计算机、汽车和电视机中到包括在生物技术中)，这些需要将增加。
在多处理器系统中，由远程处理器的频率，更具体而言，处理器的非核部分(常常被称为非核)的频率，确定对远程处理器的访问的延迟。当核不活动时，标准功率管理特征降低非核频率。这会产生这样的情况，当一个处理器的核试图访问另一处理器并且远程处理器具有空闲/不活动核(以及如此低非核频率)时，此低远程频率将导致响应时间的延长。尽管远程处理器可以为此非核频率维持固定频率，但是，这会增大功耗，仍可能不能解决高延迟的问题，特别是在低带宽工作负荷中。
附图说明
图1是根据本发明一个实施例的系统的框图。
图2是根据本发明的一个实施例的用于请求频率协调的方法的流程图。
图3是根据本发明的实施例的用于执行非核频率更新的方法的流程图。
图4是根据本发明一实施例的示例两处理器系统的框图。
图5是根据本发明的实施例的处理器的框图。
图6是根据本发明的一个实施例的处理器的框图。
图7是根据本发明一实施例的系统的框图。
具体实施方式
在各实施例中，提供一种当本地处理器正在执行由于远程处理器而遭受不希望有的延迟的工作负荷时导致远程处理器增大其非核频率的机制。这些处理器可以是诸如给定个人计算机、服务器计算机、或其他计算设备之类的多处理器系统的相应的处理器插槽。提供确定处理器活动的检测机制，可以使用处理器之间通信协议来提供关于频率协调的通信。注意，如此处所描述的，此频率协调可以采用不同的形式，包括非核电路(此处也被称为系统代理或所谓的非核电路)的频率被设置为跨多个处理器插槽的共同频率的情况。在其他情况下，此频率协调可以采用从一个处理器插槽到另一插槽(或多个插槽)的寻求对非核频率的更新，以改善处理器之间的通信的延迟的请求的形式。此外，还可以理解，尽管此处所描述的实现是针对可以对于包括非核域的不同的域以独立频率操作的处理器插槽，但是，各实施例同样应用于以单频率操作的处理器。此外，尽管此处被描述为相对于非核频率执行频率协调，但是，在某些实施例中，此频率协调可以针对处理器插槽的额外的或不同的组件，诸如互连频率，在一种实现中，诸如处理器插槽的环状互连之类的互连频率以与非核电路不同的频率操作。
各实施例进一步提供相对于远程处理器的非核设置的频率最低值。在操作中，当一个处理器具有足够的活动时，它向系统的其他处理器指出这一事实，并请求它们提高它们的非核频率，以改善系统性能和响应时间。虽然本发明的范围在这方面不受限制，但是，如此处所描述的非核频率协调控制可以通过固件、硬件、软件，以及其组合来实现，如此允许检测不希望有的延迟，将请求传递到至少一个其他处理器插槽，以允许提高的非核频率来缩短延迟。
现在参考图1，所示是根据本发明的实施例的系统的一部分的框图。如图1所示，系统100可以包括各种组件，包括处理器110，如图所示，该处理器110是多核处理器。处理器110可以通过外部电压调节器160耦合到电源150，调节器160可以执行第一电压转换，以向处理器110提供经初步调节的电压。
可以看出，处理器110可以是包括多个核120a-120n的单管芯处理器插槽。另外，每一个核还可以与单个电压调节器125a-125n相关联。相应地，可以提供完全集成的电压调节器(FIVR)实现，以允许对每一个单个核的电压进行细粒度的控制，因而对功率和性能进行细粒度的控制。如此，每一个核都可以在独立电压和频率下操作，允许大灵活性，并提供用于平衡功率消耗与性能的广泛的机会。
仍参考图1，额外的组件可以存在于处理器内，包括输入/输出接口132、另一接口134以及集成的存储器控制器136。可以看出，这些组件中的每一个都可以由另一集成的电压调节器125X来供电。在一个实施例中，接口132可以符合快速路径互连(QPI)协议，该协议在高速缓存一致性协议中提供点对点(PtP)链路，该高速缓存一致性协议包括多个层，包括物理层、链路层以及协议层。如下文所描述的，通过一个或多个QPI接口，可以在多处理器系统的处理器插槽之间传递非核频率协调消息。接口134又可以符合外围组件互连快速(PCIeTM)规范，例如，PCI ExpressTM规范基础规范版本2.0(2007年1月17日)。
还示出了功率控制单元(PCU)138，该功率控制单元(PCU)138可包括对于处理器110执行功率管理操作的硬件、软件和/或固件。在各实施例中，PCU138可包括执行根据本发明的一个实施例的非核频率控制的逻辑。此外，PCU 138还可以通过专用接口耦合到外部电压调节器160。如此，PCU 138可以指示电压调节器向处理器提供请求的经调节的电压。
尽管为便于说明未示出，但是，可以理解，额外的组件可以存在于处理器110内，诸如额外的非核逻辑、及其他组件，诸如内部存储器，例如，一个或多个级别的高速缓存存储器层次结构等等。此外，尽管在图1的实现中是利用集成的电压调节器示出的，但是，各实施例不是限制性的。
尽管下面的实施例是参照例如计算平台或处理器的特定集成电路中的节能和能效来描述的，然而其它实施例适用于其它类型的集成电路和逻辑器件。在此描述的实施例的相似的技术和教导可适用于也可受益于更好能效和节能的其它类型的电路或半导体器件。例如，所披露的实施例不限于任何具体类型的计算机系统，并也可用于其它设备，例如手持设备、芯片上系统(SoC)以及嵌入式应用。手持设备的一些例子包括蜂窝电话、互联网协议设备、数字相机、个人数字助理(PDA)和手持PC。嵌入式应用一般包括微控制器、数字信号处理器(DSP)、网络计算机(上网本)、机顶盒、网络集线器、广域网(WAN)交换机或能执行下面教示的功能和操作的任何其它系统。此外，本申请中描述的装置、方法和系统不限于物理计算设备，而是也涉及用于节能和能效的软件优化。
如将在以下描述中变得显而易见的，本文描述的方法、装置和系统的实施例(无论是关于硬件、固件、软件还是它们的组合)对于“绿色技术”未来是至关重要的，诸如对于包含US经济大部分的产品的节能和能量效率。
注意，此处所描述的非核频率控制可以独立于基于操作系统(OS)的机制，诸如高级配置和平台接口(ACPI)标准(例如，2006年10月10日发布的Rev.3.0b)，并与其互补。根据ACPI，处理器可以操作在各种性能状态或级别，即，从P0到PN。一般而言，P1性能状态可以对应于可以由OS请求的最高保证的性能状态。除此P1状态之外，OS还可以请求较高性能状态，即，P0状态。如此，此P0状态可以是机会性状态，其中，当有电能和/或热预算可用时，处理器硬件可以配置处理器或其至少一些部分，以便以高于保证的频率操作。在许多实现中，处理器可包括多个所谓的高于保证的最大频率(也被称为P1频率)的元频率(bin frequency)。另外，根据ACPI，处理器还可以在各种功率状态或级别下操作。相对于功率状态，ACPI指定不同的功率消耗状态，一般被称为C状态，C0，C1到Cn状态。当核活跃时，它在C0状态运行，而当核空闲时，它可以被置于核低功率状态，也叫做核非零C状态(例如，C1-C6状态)，每一个C状态都处于低功率消耗级别(以便C6是比C1更深的低功率状态，等等)。注意，根据诸如通过PCU实现的处理器的某些功率管理特征，随着处理器插槽的更多核进入较深的低功率状态，处理器的活动级别降低，相应地，非核频率也降低。
在一个实施例中，每一个处理器都被配置成检测它是否具有足够的活动来证明触发向其他处理器的频率协调通信是正当的。可以使用各种性能量度作为足够的活动的指标，处理器可以使用这些量度中的任何一个或组合。虽然本发明的范围在这方面不受限制，但是，在一个实施例中，这些量度包括：大于指定的阈值的非核频率；大于指定的阈值的任何一个核的最大频率；高于给定性能状态(诸如根据ACPI规范的P状态，例如，P1状态或最大保证的性能状态)的核数超出阈值；和/或活动核的平均频率超出阈值。虽然是利用这些特定示例描述的，但是，可以理解，本发明的范围在这方面不受限制，在其他实施例中，可以使用指出处理器的足够的活动级别的不同的量度或量度组合。
在一个实施例中，提供了用于处理器之间的频率协调的专用通信协议。当在处理器中触发低远程处理器频率控制特征时，通过处理器之间的互连(诸如QPI链路或耦合多处理器系统的不同的处理器插槽的其他点对点(PtP)互连)发送根据此协议的一个或多个消息。如此，此消息提供处理器已经检测到指出处理器之间的频率协调(以及，可任选地，它正在请求的频率)的状况的信令。在不同的实施例中，此通信协议可以以对等方式(其中，每一个处理器都具有相同行为，当它寻求频率协调时，向所有其他处理器发送请求)或者以主从方式(其中，一个处理器被指定为主控，并从其他处理器收集信息，作出决定，以及向所有其他处理器发送请求)实现。在任一种情况下，系统行为相同。
当处理器从另一处理器接收到请求时，每一个处理器都对其非核频率应用最低阈值，并试图确保非核频率高于该最低阈值，假设可以满足功率/热约束。对应用哪种最低阈值的选择可以是隐式的(在处理器导致非核频率转换到预先编程的最低值频率(诸如P1，频率)的情况下)，显式的(在处理器基于来自其他处理器的请求选择最低值频率的情况下)，或内部计算的(在处理器选择从其他处理器接收到的请求中的最大值并基于此最大值选择最低值频率的情况下)。注意，此可编程控制比通过配置存储器(诸如机器特定的寄存器(MSR)，该寄存器被编程(例如，通过BIOS或软件驱动程序)为导致非核始终以高非核频率操作)设置非核频率最低值更节省功率。尽管此静态方法可以实现性能目标，但是，它具有相当大功率成本，通常，每个处理器5-10瓦特，甚至在所有处理器都空闲并且不需要高非核频率的情况下，也消耗这么多。
在一个实施例中，处理器可以被配置成选择无死锁的最低值频率。例如，将最低值频率设置为所有其他处理器的非核频率中的最大值将导致没有处理器能降低其非核频率的死锁情况，如此，对电能节省产生不利的影响。对应的无死锁的示例将选择最低值频率，该最低值频率比所有其他处理器的非核频率的最大值小预定的量(诸如1或2个元频率(其中，在一个实施例中，一个元频率是100兆赫(MHz)))。如此，处理器可以被允许随着工作负荷行为变化而降低频率。
现参照图2，示出根据本发明的实施例的用于请求频率协调的方法的流程图。注意，在图2中，方法200可以在处理器的各种逻辑内实现，诸如PCU逻辑或专用的非核频率控制逻辑，在某些实现中，它们可以是独立逻辑或可以包括到PCU中。可以看出，方法200从判断处理器活动级别是否大于阈值开始(菱形210)。如上文所描述的，可以分析各种处理器量度以判断处理器频率是否超出此活动级别阈值。虽然在此实施例中是利用活动级别确定描述的，但是，在其他实施例中，在多处理器系统内进行频率更新的决定可以基于相对于处理器之间的事务的延迟的度量。在其他实施例，检测频率更新请求将被发出的情况的其他检测机制也是可以的。
仍参考图2，接下来，在框220，可以生成频率更新请求。在各实施例中，此请求可以采用不同的形式。例如，可以生成更新非核频率的请求，例如，利用更新的非核频率的预编程的值。或，可以进行计算。在又一些其他实施例中，可以生成更新频率的简单请求，该简单请求又允许正在接收的处理器执行关于合适的非核频率的计算。
仍参考图2，接下来，控制进入框230，在那里，可以将频率更新请求传递到耦合到处理器的一个或多个处理器。如上文所讨论的，此传递可以通过耦合诸如处理器的PtP互连，诸如QPI或其他互连。可以发送不同类型的消息，包括，在一个实施例中，包括对于此请求的操作的编码的频率控制消息，以及请求的更新的频率值的标识。尽管在图2的实施例以这样高级别地表示，然而要理解本发明的范围不限于此方面。
现参照图3，示出根据本发明的实施例的用于执行非核频率更新的方法的流程图。在某些实施例中，此方法可以由处理器的非核频率控制逻辑执行，与上面的对图2的讨论相同。然而，可以理解，处理传入的对提高的非核频率的请求的此非核频率控制逻辑可以不同于向远程处理器发出对于远程处理器内的提高的频率的请求的PCU的逻辑。可以看出，方法250开始于从远程处理器接收非核频率请求(框260)。如上文所描述的，此请求可以通过PtP互连接收，并可包括信息，以便请求可以被指示在非核频率控制逻辑内接收。注意，此请求可包括请求的更新的频率或可以简单地是更新非核频率的请求。接下来，控制进入菱形265，在那里，可以判断在处理器的各种约束内处理器是否可以将其非核频率更新到请求的非核频率。此判断可以在非核频率控制逻辑内作出，例如，利用来自PCU的输入，该输入提供关于对处理器的各种约束的信息，诸如功率和/或热约束，或者PCU可以指出是否允许提高的非核频率。如此，非核频率控制逻辑可以判断是否可以实行请求的非核频率(当请求包括请求的频率值时)。如果是，则控制进入框270，在那里，非核频率可以被更新到请求的非核频率。如此，此更新的非核频率是比由PCU为正在处理器上执行的工作负荷的当前级别确定的非核频率更大的值。这里注意，此更新的非核频率可以是比处理此本地处理器的当前活动所需的频率更高的(以及潜在地高得多)的值。换言之，此提高的非核频率将允许更大的整体系统性能，虽然这不是处理本地处理器工作负荷所需的。
否则，如果处理器不执行对请求的非核频率的更新，则控制进入框280，其中，可以根据处理器约束，确定可用的非核频率。非核频率控制逻辑可以执行此判断，或在某些实施例中，PCU本身可以作出此判断。最后，控制进入框290，在那里，非核频率可以被更新到确定的可用的非核频率。尽管在图3的实施例以这样高级别地表示，然而要理解本发明的范围不限于此方面。
在某些实施例中，每一个处理器中的PCU观察本地处理器活动，并通过包括的非核频率控制逻辑，发出缩短延迟的请求，将此消息传递到其他处理器。例如，基于本地处理器具有高活动性级别，本地PCU可以通过耦合它的PtP互连(或多个互连)将消息传递到其他处理器。当其他PCU接收到这样的消息时，它增大其非核/互连频率，以便缩小从该发起处理器到内部高速缓存和/或本地耦合的存储器到此远程插槽的访问延迟。
现在参见图4，所示为根据本发明的一个实施例的示例两处理器系统的框图。如图4所示，系统300是包括第一处理器插槽310a和第二处理器插槽310b的多处理器系统。每一个插槽都可以采用相同配置，如此，只讨论处理器插槽310a的组件，虽然在插槽310b中存在相同组件。当然，在其他实施例中，处理器插槽可以是异构插槽，因为可以存在不同类型的处理器，诸如具有不同数量的核及其他处理引擎，大小不同的高速缓存存储器，以及其他差异。
可以看出，处理器插槽310a包括多个核315a0-315an，它们通过互连320a耦合到插槽的其他组件，在一个实施例中，互连320a可以是环状互连。每一个核都可以属于共同的架构，或可以有多个微架构的核。每一个这样的核都可包括本地高速缓存存储器。另外，通过互连320a，核耦合到高速缓存存储器340a，在一个实施例中，高速缓存存储器340a是诸如末级高速缓存(LLC)之类的共享高速缓存存储器。
也通过互连320a，核耦合到存储器控制器330a，该存储器控制器330a又耦合到系统存储器的本地部分。更具体而言，通过存储器互连365a，存储器控制器330a耦合到动态随机存取存储器(DRAM)370a并控制对它的访问。
为了讨论此处的各实施例，处理器插槽310a包括接口360a，在一个实施例中，该接口360a可以是QPI接口，以通过QPI互连380，在第一处理器插槽310a和第二处理器插槽310b之间提供互连。如进一步所示出的，PCU 350a(可包括如此处所描述的非核频率控制逻辑)耦合到接口360，以允许在核之间传递频率控制消息。
注意，各实施例还可以扩展到带有两个以上的处理器的系统。在其中并非所有的处理器都彼此连接的系统中(例如，其中，处理器被排列为环状，圆凸或其他非完全连接的拓扑)，中间处理器充当对于频率协调请求的本地中继器，以便每一个处理器都可以从系统中的所有其他处理器接收频率协调请求。通过使用本发明的实施例，可以实现当运行低带宽延迟敏感的服务器工作负荷时在多处理器平台中有改善的功率/性能。
实施例可实现在用于多个市场的处理器中，包括服务器处理器、台式机处理器、移动处理器等等。现在参照图5，其中示出了根据本发明一实施例的处理器的框图。如图5所示，处理器400可以是多核心处理器，包括多个核心410a-410n。在一个实施例中，每一个这样的核可以是独立功率域，并可以被配置成基于工作负荷，进入和退出活动状态和/或最大性能状态。各核可经由互连415耦合至系统代理或包含多个组件的非核420。如所见那样，非核420可包括共享的高速缓存存储器430，它可以是最末级高速缓存。另外，非核可包括集成的存储器控制器440、各种接口450a-450n和功率控制单元455。
在各实施例中，功率控制单元455可包括根据本发明的一个实施例的非核频率控制逻辑459。如上文所描述的，此逻辑操作以判断是否调用对远程处理器的非核频率的更新，如果是，则生成将更新的非核频率传递到一个或多个远程处理器的请求。另外，此逻辑还可以响应于从远程处理器插槽接收到的消息，执行计算，以生成协调的非核频率，并将其传递到其他处理器插槽。更进一步，此逻辑还可以接收传入的对非核频率更新的请求，并判断是否允许请求的非核频率更新，如果是，则实行改变，如此处所描述的。
进一步参见图5，处理器400可经由例如存储器总线与系统存储器460通信。另外，通过接口450可对诸如外围设备、海量存储器等多种芯片外组件作出连接。虽然在图5的实施例中示出具有该特定实现，但本发明的范围不限于此方面。
现在参照图6，其中示出了根据本发明另一实施例的多域处理器的框图。如图6的实施例所示，处理器500包括多个域。具体而言，核域510可以包括多个核5100–510n，图形域可以包括一个或多个图形引擎520，并且还可以存在系统代理域550。在各实施例中，系统代理域550可在固定频率下执行，并可在所有时间保持加电以应对功率控制事件和功率管理，以使这些域510、520可被控制以动态地进入和退出低功率状态。每个域510、520可工作在不同电压和/或功率下。注意，尽管仅示出了三个域，然而要理解本发明的范围不限于这个方面并且其它实施例中可存在附加的域。例如，可存在多核域，其每一个包括至少一个核。
一般地说，除了各执行单元和附加的处理元件外，每个核510可进一步包括低级高速缓存。进而，各核可彼此耦合并耦合至由末级高速缓存(LLC)5400–540n的多个单元形成的共享高速缓存存储器。在各实施例中，LLC 540可在核和图形引擎以及多种媒体处理电路之中共享。可以看出，环形互连530因此将各个核耦合在一起，并且提供各个核、图形域520和系统代理电路系统550之间的互连。在一个实施例中，互连530可以是核域的一部分。然而，在其它实施例中，环互连可以是其本身的域。
如进一步所见那样，系统代理域550可包括显示器控制器552，其可向相关联的显示器提供控制和接口。进一步可以看出，系统代理域550可以包括功率控制单元555，该功率控制单元555可包括根据本发明的一个实施例的非核频率控制逻辑559，以允许多处理器系统的多个插槽中的非核频率的控制和/或协调。在各实施例中，该逻辑可执行前面图2和3中描述的算法。
如图6中进一步所见的，处理器500可进一步包括集成的存储器控制器(IMC)570，它可向例如动态随机存取存储器(DRAM)之类的系统存储器提供接口。可以存在多个接口5800–580n以实现处理器与其他电路系统之间的互连。例如，在一个实施例中，可提供至少一个直接媒体接口(DMI)接口以及一个或多个高速外设组件互连(PCI ExpressTM(PCIeTM))接口。更进一步，为在诸如额外的处理器或其他电路之类的其他代理之间提供通信，也可以提供符合快速路径互连(QPI)协议的一个或多个接口。尽管在图6的实施例以这样高级别地表示，然而要理解本发明的范围不限于此方面。
实施例可在许多不同的系统类型中实现。现在参照图7，其中示出了根据本发明一实施例的系统的框图。如图7所示，多处理器系统600是点对点互连系统，并包括通过点对点互连650而耦合的第一处理器670和第二处理器680。如图7所示，处理器670和680中的每一个都可以是多核处理器，包括第一和第二处理器核(即，处理器核674a和674b以及处理器核684a和684b)，虽然潜在地更多核可以存在于处理器中。处理器中的每一个都可包括PCU、及执行非核频率控制和协调的其他逻辑，如此处所描述的。
仍参考图7，第一处理器670还包括存储器控制器中枢(MCH)672和点对点(P-P)接口676和678。类似地，第二处理器680包括MCH 682和P-P接口686和688。如图7所示，MCH 672和682将处理器耦合到相应的存储器，即，存储器632和存储器634，它们可以是本地连接到相应的处理器的系统存储器(例如，DRAM)的一部分。第一处理器670和第二处理器680可分别经由P-P互连676和686耦合至芯片组690。如图7中所示，芯片组690包括P-P接口694和698。
此外，芯片组690包括用于通过P-P互连639将芯片组690与高性能图形引擎638进行耦合的接口692。芯片集690又可以通过接口696耦合到第一总线616。如图7所示，各种输入/输出(I/O)设备614以及总线桥接器618可以耦合到第一总线616，总线桥接器618将第一总线616耦合到第二总线620。在一个实施例中，各种设备可耦合到第二总线620，包括例如键盘/鼠标622、通信设备626以及数据存储单元628，如可包括代码630的盘驱动器或其他大容量存储设备。此外，音频I/O 624可耦合至第二总线620。各实施例可以被合并到其他类型的系统中，包括诸如智能蜂窝电话、平板计算机、上网本、UltrabookTM等等之类的移动设备。
各实施例可在许多不同类型的系统中使用。例如，在一个实施例中，通信设备可以被安排为执行在此所述的各个方法和技术。当然，本发明的范围不限于通信设备，而是其他实施例可以针对用于处理指令的其他类型的装置或者包括指令的一个或多个机器可读介质，所述指令响应于在计算设备上被执行而致使该设备执行在此所述的方法和技术中一个或多个。
实施例可以代码的形式实现，而且可存储在其上存储有可用于对系统编程以执行这些指令的非临时存储介质上。存储介质可包括但不限于：包括软盘、光盘、固态驱动器(SSD)、压缩盘只读存储器(CD-ROM)、可重写压缩盘(CD-RW)以及磁光盘的任何类型的磁盘；诸如只读存储器(ROM)、诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)之类的随机存取存储器(RAM)、可擦写可编程只读存储器(EPROM)、闪存、电可擦写可编程只读存储器(EEPROM)之类的半导体器件；磁卡或光卡，或适合于存储电子指令的任何其他类型的介质。
虽然已经针对有限个实施例描述了本发明，但本领域技术人员将会理解从中得出的多种修改和变化。所附权利要求旨在覆盖落入本发明的真实精神和范围中的所有这些修改和变化。

Claims (21)

1.一种用于协调频率的处理器，包括：
至少一个核，执行指令；
耦合到所述至少一个核的非核逻辑；
功率控制装置，所述功率控制装置耦合到所述至少一个核，用于控制所述至少一个核的功率消耗级别，所述功率控制装置用于确定所述处理器的活动级别，并响应于所述活动级别，在所述处理器的具有至少第一性能状态的核的数量超出阈值数量时生成用于传递到耦合到处理器的第二处理器以请求所述处理器和所述第二处理器之间的频率协调的请求；以及
通信接口，用于将所述请求传递到所述第二处理器。
2.如权利要求1所述的处理器，其特征在于，所述处理器和所述第二处理器属于多处理器平台。
3.如权利要求1所述的处理器，其特征在于，所述功率控制装置将在所述请求中包括请求的频率值，所述请求的频率值对应于所述第二处理器的请求的非核频率。
4.如权利要求3所述的处理器，其特征在于，当所述至少一个核的频率超出阈值频率时，所述功率控制装置将生成所述请求。
5.如权利要求1所述的处理器，其特征在于，所述处理器进一步包括非核频率控制装置，所述非核频率控制装置用于从所述第二处理器接收频率协调请求，并响应于所述频率协调请求，更新所述非核逻辑的频率。
6.如权利要求5所述的处理器，其特征在于，所述非核频率控制装置将基于所述处理器的至少一个功率约束，计算所述频率更新。
7.如权利要求5所述的处理器，其特征在于，所述非核频率控制装置将分别从耦合到所述处理器的另一处理器接收多个频率协调请求，并选择所述非核逻辑的更新的频率，所述更新的频率对应于比所述多个频率协调请求的最大请求的频率小至少一个元频率的频率。
8.如权利要求5所述的处理器，其特征在于，所述非核频率控制装置将分别从耦合到所述处理器的另一处理器接收多个频率协调请求，确定所述非核逻辑的更新的频率，并将包括所述更新的频率的第二请求传递到所述另一处理器，导致所述另一处理器更新所述另一处理器的对应的非核逻辑的频率。
9.如权利要求5所述的处理器，其特征在于，所述非核频率控制装置将基于所述处理器活动级别，把所述非核逻辑频率更新到高于由所述功率控制器确定的频率的值。
10.如权利要求1所述的处理器，其特征在于，当所述活动级别小于阈值时，所述功率控制装置将不生成所述请求。
11.一种用于协调频率的方法，包括：
在第一处理器中从耦合到所述第一处理器的多个远程处理器接收多个频率更新请求；以及
响应于所述多个频率更新请求，更新所述第一处理器的第一逻辑的频率，其中所述更新的频率处于大于由所述第一处理器的功率控制单元PCU基于正在由所述第一处理器执行的工作负荷确定的频率的值，所述更新的频率比所述多个频率更新请求的最大请求频率小至少一个元频率。
12.如权利要求11所述的方法，进一步包括如果所述第一逻辑在所述多个频率更新请求之一的所请求的频率下的执行在约束内，并且如果不根据所述约束确定可用的更新的频率，则将所述第一逻辑的所述频率更新到所请求的频率。
13.如权利要求12所述的方法，进一步包括将所述第一逻辑的所述频率更新到所述可用的更新的频率，其中所述可用的更新的频率处于大于所述确定的频率的所述值。
14.如权利要求11所述的方法，进一步包括判断所述第一处理器的活动级别是否大于阈值，如果是，则生成第二频率更新请求。
15.如权利要求14所述的方法，进一步包括将所述第二频率更新请求传递到耦合到所述第一处理器的一个或多个处理器。
16.一种用于协调频率的系统，包括：
第一处理器，所述第一处理器包括执行指令的至少一个核，耦合到所述至少一个核的非核逻辑，功率控制单元PCU，所述功率控制单元耦合到所述至少一个核以控制所述至少一个核的功耗级别，所述功率控制单元PCU包括非核频率控制装置，所述非核频率控制装置用于从第二处理器接收频率协调请求，并响应于所述频率协调请求，将所述非核逻辑的频率更新到比由所述功率控制单元PCU响应于所述第一处理器的活动级别确定的频率更高的频率，以及通信接口，所述通信接口用于通过互连从所述第二处理器接收所述频率协调请求；
所述第二处理器，所述第二处理器通过所述互连耦合到所述第一处理器，并包括第二非核逻辑、第二核以及功率控制器，所述功率控制器耦合到所述第二核以控制所述第二核的功耗级别，所述功率控制器确定所述第二处理器的活动级别，并响应于所述活动级别，生成所述频率协调请求；以及
耦合到所述第一处理器以及所述第二处理器的动态随机存取存储器(DRAM)。
17.如权利要求16所述的系统，其特征在于，所述非核频率控制装置将确定所述第一处理器的所述活动级别，并响应于所述活动级别，生成用于传递到所述第二处理器以请求所述第一处理器以及所述第二处理器之间的频率协调的请求。
18.如权利要求16所述的系统，其特征在于，当所述第二处理器的具有至少第一性能状态的核的数量超出阈值数量时，所述功率控制器将生成所述频率协调请求，而当核的数量不超出所述阈值时，不生成所述频率协调请求。
19.如权利要求16所述的系统，其特征在于，所述第二处理器将接收多个频率协调请求，每一个请求都来自耦合到所述第二处理器的处理器，并选择更新的频率，更新的频率对应于比所述多个频率协调请求的最大请求的频率小至少一个元频率的频率，并将所选择的更新的频率传递到耦合到所述第二处理器的处理器中的每一个。
20.一种机器可读介质，其上存储有指令，所述指令在被执行时致使机器执行如权利要求11-15中任一项所述的方法。
21.一种用于协调频率的设备，包括多个装置，每个装置用于执行如权利要求11-15中任一项所述的方法的相应步骤。
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