CN104780036A - 一种时延对齐方法及设备 - Google Patents

Abstract

本发明实施例公开了一种时延对齐方法及设备，用于解决芯片间数据的时延对齐问题。本发明实施例方法包括：分别配置主芯片和从芯片的第一级环路的随路定时，其中，第一级环路的随路定时时延补偿量与数据通路时延量一致；分别配置主芯片和从芯片的第一级环路的基准定时；分别获取主芯片的第一级环路的基准定时到随路定时的距离以及从芯片的第一级环路的基准定时到随路定时的距离，得到第一定时距离和第二定时距离；根据所述第一定时距离和所述第二定时距离计算得到第一数据时延差；根据所述第一数据时延差配置主芯片的第一数据时延补偿量，以完成主芯片和从芯片间第一级环路的数据时延对齐。

Description

一种时延对齐方法及设备

技术领域

本发明涉及通信领域，特别涉及一种时延对齐方法及设备。

背景技术

在3G(The 3rd Generation Telecommunication，第三代移动通信技术)或4G(the 4Generation Telecommunication，第四代移动通信技术)移动通信领域，MIMO(Multiple-Input Multiple-Out-put，多入多出技术)的商业化步伐越来越快。MIMO是指利用多发射和多接收天线进行空间分集的技术，它采用的是分立式多天线，能够有效地将通信链路分解成为许多并行的子信道，从而大大提高系统容量。

在RRU(Remote Radio Unit，射频拉远单元)侧，MIMO对多天线的发射同步提出了很高的要求，MIMO技术的应用同时提高了系统对载波数量的处理要求，而多芯片拼接是提高系统载波规格的有效解决方案。

但是，这种多芯片、多天线的应用方案，带来了芯片间数据的时延对齐问题。

发明内容

本发明提供了一种时延对齐方法及设备，用于解决芯片间数据的时延对齐问题。

本发明第一方面提供了一种时延对齐方法，包括：

分别配置主芯片和从芯片的第一级环路的随路定时，其中，第一级环路的随路定时时延补偿量与数据通路时延量一致；

分别配置主芯片和从芯片的第一级环路的基准定时；

分别获取主芯片的第一级环路的基准定时到随路定时的距离以及从芯片的第一级环路的基准定时到随路定时的距离，得到第一定时距离和第二定时距离；

根据所述第一定时距离和所述第二定时距离计算得到第一数据时延差；

根据所述第一数据时延差配置主芯片的第一数据时延补偿量，以完成主芯片和从芯片间第一级环路的数据时延对齐。

结合本发明的第一方面，在本发明第一方面的第一种实现方式中，所述方法还包括：

分别配置主芯片和从芯片的第二级环路的基准定时；

分别获取主芯片和从芯片的第二级环路的随路定时；其中，所述主芯片的第二级环路的随路定时为所述主芯片的第一级环路的基准定时过异步后的定时，所述从芯片的第二级环路的随路定时为所述从芯片的第一级环路的基准定时过异步后的定时；

分别获取主芯片的第二级环路的基准定时到随路定时的距离以及从芯片的第二级环路的基准定时到随路定时的距离，得到第三定时距离和第四定时距离；

根据所述第三定时距离和所述第四定时距离计算得到第二数据时延差；

根据所述第二数据时延差配置主芯片的第二数据时延补偿量，以完成主芯片和从芯片间第二级环路的数据时延对齐。

结合本发明第一方面的第一种实现方式，在本发明第一方面的第二种实现方式中，所述第二级环路的基准定时与所述第一级环路的基准定时共用一个基准定时。

结合本发明的第一方面、或第一方面的第一种实现方式、或第一方面的第二种实现方式，在本发明第一方面的第三种实现方式中，所述分别配置主芯片和从芯片的第一级环路的基准定时具体包括：

将本地定时模块输出的定时配置为主芯片的第一级环路的基准定时；

将所述主芯片的第一级环路的基准定时过异步后的定时配置为从芯片的第一级环路的基准定时。

结合本发明第一方面的第三种实现方式，在本发明第一方面的第四种实现方式中，所述将所述主芯片的第一级环路的基准定时过异步后的定时配置为从芯片的第一级环路的基准定时之后还包括：

配置从芯片的第一级环路的基准定时时延补偿量，以使主芯片的第一级环路和从芯片的第一级环路间的基准定时对齐。

结合本发明的第一方面、或第一方面的第一种实现方式、或第一方面的第二种实现方式，在本发明第一方面的第五种实现方式中，所述分别配置主芯片和从芯片的第二级环路的基准定时具体包括：

将所述主芯片的第一级环路的基准定时配置为主芯片的第二级环路的基准定时；

将所述主芯片的第一级环路的基准定时通过印制电路板PCB输入到从芯片过异步后的定时配置为从芯片的第二级环路的基准定时。

结合本发明第一方面的第五种实现方式，在本发明第一方面的第六种实现方式中，所述将所述主芯片的第一级环路的基准定时通过印制电路板PCB输入到从芯片过异步后的定时配置为从芯片的第二级环路的基准定时之后还包括：

配置从芯片的第二级环路的基准定时时延补偿量，以使主芯片的第二级环路和从芯片的第二级环路间的基准定时对齐。

本发明第二方面提供了一种时延对齐设备，包括：

第一配置单元，用于分别配置主芯片和从芯片的第一级环路的随路定时，其中，第一级环路的随路定时时延补偿量与数据通路时延量一致；

第二配置单元，用于分别配置主芯片和从芯片的第一级环路的基准定时；

第一获取单元，用于分别获取主芯片的第一级环路的基准定时到随路定时的距离以及从芯片的第一级环路的基准定时到随路定时的距离，得到第一定时距离和第二定时距离；

第一计算单元，用于根据所述第一定时距离和所述第二定时距离计算得到第一数据时延差；

第三配置单元，用于根据所述第一数据时延差配置主芯片的第一数据时延补偿量，以完成主芯片和从芯片间第一级环路的数据时延对齐。

结合本发明的第二方面，在本发明第二方面的第一种实现方式中，所述设备还包括：

第四配置单元，用于分别配置主芯片和从芯片的第二级环路的基准定时；

第二获取单元，用于分别获取主芯片和从芯片的第二级环路的随路定时；其中，所述主芯片的第二级环路的随路定时为所述主芯片的第一级环路的基准定时过异步后的定时，所述从芯片的第二级环路的随路定时为所述从芯片的第一级环路的基准定时过异步后的定时；

第三获取单元，用于分别获取主芯片的第二级环路的基准定时到随路定时的距离以及从芯片的第二级环路的基准定时到随路定时的距离，得到第三定时距离和第四定时距离；

第二计算单元，用于根据所述第三定时距离和所述第四定时距离计算得到第二数据时延差；

第五配置单元，用于根据所述第二数据时延差配置主芯片的第二数据时延补偿量，以完成主芯片和从芯片间第二级环路的数据时延对齐。

结合本发明第二方面的第一种实现方式，在本发明第二方面的第二种实现方式中，所述第二级环路的基准定时与所述第一级环路的基准定时共用一个基准定时。

结合本发明的第二方面、或第二方面的第一种实现方式、或第二方面的第二种实现方式，在本发明第二方面的第三种实现方式中，所述第二配置单元具体包括：

第一配置模块，用于将本地定时模块输出的定时配置为主芯片的第一级环路的基准定时；

第二配置模块，用于将所述主芯片的第一级环路的基准定时过异步后的定时配置为从芯片的第一级环路的基准定时。

结合本发明第二方面的第三种实现方式，在本发明第二方面的第四种实现方式中，所述设备还包括：

第六配置单元，用于配置从芯片的第一级环路的基准定时时延补偿量，以使主芯片的第一级环路和从芯片的第一级环路间的基准定时对齐。

结合本发明的第二方面、或第二方面的第一种实现方式、或第二方面的第二种实现方式，在本发明第二方面的第五种实现方式中，所述第四配置单元具体包括：

第三配置模块，用于将所述主芯片的第一级环路的基准定时配置为主芯片的第二级环路的基准定时；

第四配置模块，用于将所述主芯片的第一级环路的基准定时通过印制电路板PCB输入到从芯片过异步后的定时配置为从芯片的第二级环路的基准定时。

结合本发明第二方面的第五种实现方式，在本发明第二方面的第六种实现方式中，所述设备还包括：

第七配置单元，用于配置从芯片的第二级环路的基准定时时延补偿量，以使主芯片的第二级环路和从芯片的第二级环路间的基准定时对齐。

从以上技术方案可以看出，本发明实施例具有以下优点：分别获取主芯片的第一级环路的基准定时到随路定时的距离以及从芯片的第一级环路的基准定时到随路定时的距离，得到第一定时距离和第二定时距离；根据所述第一定时距离和所述第二定时距离计算得到第一数据时延差；根据所述第一数据时延差配置主芯片的第一数据时延补偿量，以完成主芯片和从芯片间第一级环路的数据时延对齐。由于定时距离的时延能够体现出数据的时延，因此，根据主芯片中得到的第一定时距离和从芯片中得到的第二定时距离可以计算出主芯片和从芯片间的数据时延差，从而对数据进行时延补偿，以完成芯片间的数据时延对齐。

附图说明

图1为本发明所提供的时延对齐方法一个实施例；

图2为本发明所提供的时延对齐方法另一实施例；

图3为本发明所提供的时延对齐方法另一实施例；

图4为本发明所提供的时延对齐方法另一实施例；

图5为本发明所提供的时延对齐设备一个实施例；

图6为本发明所提供的时延对齐设备另一实施例；

图7为本发明所提供的时延对齐设备另一实施例；

图8为本发明所提供的时延对齐设备另一实施例；

图9为本发明所提供的时延对齐设备另一实施例；

图10为本发明所提供的时延对齐设备另一实施例。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

应当理解，尽管在本发明实施例中可能采用术语第一、第二等来描述各个用户或终端，但用户或终端不应限于这些术语。这些术语仅用来将用户或终端彼此区分开。例如，在不脱离本发明实施例范围的情况下，第一用户也可以被称为第二用户，类似地，第二用户也可以被称为第一用户；同样的，第二用户也可以被称为第三用户等等，本发明实施例对此不做限制。

本发明实施例提供了一种时延对齐方法，主要是时延对齐设备所执行的方法，请参阅图1，本发明所提供的时延对齐方法一个实施例包括：

101、分别配置主芯片和从芯片的第一级环路的随路定时；

其中，第一级环路的随路定时时延补偿量与数据通路时延量一致；

需要说明的是，主芯片的随路定时的源头是从CPRI(Common PublicRadio Interface，通用公共无线电接口)中恢复的cpri_10ms定时，同时主片的CPRI数据和10ms定时都会通过级联的方式传给从芯片；其中，该配置方式可采用软件进行配置，配置要求为主芯片的第一级环路的随路定时时延补偿量与该第一级环路的数据通路时延量一致，从芯片的第一级环路的随路定时时延补偿量与该第一级环路的数据通路时延量一致，以保证随路定时时延路径与数据处理时延完全一致(一般芯片设计后，数据处理时延为固定值)；同时保证随路定时和数据一起过异步处理，目的也是保证随路定时的时延和数据的时延一致。

102、分别配置主芯片和从芯片的第一级环路的基准定时；

需要说明的是，配置方式可采用软件进行配置，配置主芯片的第一级环路的基准定时以及从芯片的第一级环路的基准定时。

103、分别获取主芯片的第一级环路的基准定时到随路定时的距离以及从芯片的第一级环路的基准定时到随路定时的距离，得到第一定时距离和第二定时距离；

需要说明的是，该第一定时距离是通过检测主芯片的第一级环路的基准定时到该主芯片第一级环路的随路定时之间的距离而得到的一个相对差，同理，第二定时距离则是通过检测从芯片而得到的另一相对差。

104、根据该第一定时距离和该第二定时距离计算得到第一数据时延差；

需要说明的是，通过计算该第一定时距离和该第二定时距离之间的相对差得到定时的时延，该定时的时延可以体现数据的时延，从而得到该第一数据时延差。

105、根据该第一数据时延差配置主芯片的第一数据时延补偿量，以完成主芯片和从芯片间第一级环路的数据时延对齐。

需要说明的是，根据步骤104得到的该第一数据时延差为主芯片配置第一数据时延补偿量，从而完成主芯片和从芯片间第一级环路的数据时延对齐。

本发明实施例中，通过分别获取主芯片的第一级环路的基准定时到随路定时的距离以及从芯片的第一级环路的基准定时到随路定时的距离，得到第一定时距离和第二定时距离；根据该第一定时距离和该第二定时距离计算得到第一数据时延差；并根据该第一数据时延差配置主芯片的第一数据时延补偿量，以完成主芯片和从芯片间第一级环路的数据时延对齐。由于定时距离的时延能够体现出数据的时延，因此，根据主芯片中得到的第一定时距离和从芯片中得到的第二定时距离可以计算出主芯片和从芯片间第一级环路的数据时延差，从而对数据进行时延补偿，以完成芯片间第一级环路的数据时延对齐。

请参阅图2，本发明所提供的时延对齐方法另一实施例包括：

201、分别配置主芯片和从芯片的第一级环路的随路定时；

其中，第一级环路的随路定时时延补偿量与数据通路时延量一致；

202、分别配置主芯片和从芯片的第一级环路的基准定时；

203、分别获取主芯片的第一级环路的基准定时到随路定时的距离以及从芯片的第一级环路的基准定时到随路定时的距离，得到第一定时距离和第二定时距离；

204、根据该第一定时距离和该第二定时距离计算得到第一数据时延差；

205、根据该第一数据时延差配置主芯片的第一数据时延补偿量，以完成主芯片和从芯片间第一级环路的数据时延对齐；

需要说明的是，步骤201～205的具体过程可分别对应参考图1所示实施例中的步骤101～105，此处不再赘述。

206、分别配置主芯片和从芯片的第二级环路的基准定时；

需要说明的是，配置方式可采用软件进行配置，配置主芯片的第二级环路的基准定时以及从芯片的第二级环路的基准定时；其中，该主芯片的第二级环路的基准定时为上述主芯片的第一级环路的基准定时，该从芯片的第二级环路的基准定时为上述主芯片的第一级环路的基准定时通过PCB(PrintedCircuit Board，印制电路板)走线输入到从芯片过异步后的定时。

207、分别获取主芯片和从芯片的第二级环路的随路定时；

需要说明的是，该主芯片的第二级环路的随路定时为该主芯片的第一级环路的基准定时过异步后的定时，该从芯片的第二级环路的随路定时为该从芯片的第一级环路的基准定时过异步后的定时。

208、分别获取主芯片的第二级环路的基准定时到随路定时的距离以及从芯片的第二级环路的基准定时到随路定时的距离，得到第三定时距离和第四定时距离；

需要说明的是，该第三定时距离是通过检测主芯片的第二级环路的基准定时到该主芯片第二级环路的随路定时之间的距离而得到的一个相对差，同理，第四定时距离则是通过检测从芯片而得到的另一相对差。

209、根据该第三定时距离和该第四定时距离计算得到第二数据时延差；

需要说明的是，通过计算该第三定时距离和该第四定时距离之间的相对差得到定时的时延，该定时的时延可以体现数据的时延，从而得到该第二数据时延差。

210、根据该第二数据时延差配置主芯片的第二数据时延补偿量，以完成主芯片和从芯片间第二级环路的数据时延对齐。

需要说明的是，根据步骤209得到的该第二数据时延差为主芯片配置第二数据时延补偿量，从而完成主芯片和从芯片间第二级环路的数据时延对齐。

本发明实施例中，通过分别获取主芯片的第二级环路的基准定时到随路定时的距离以及从芯片的第二级环路的基准定时到随路定时的距离，得到第三定时距离和第四定时距离；根据该第三定时距离和该第四定时距离计算得到第二数据时延差；并根据该第二数据时延差配置主芯片的第二数据时延补偿量，以完成主芯片和从芯片间第二级环路的数据时延对齐。由于定时距离的时延能够体现出数据的时延，因此，根据主芯片中得到的第三定时距离和从芯片中得到的第四定时距离可以计算出主芯片和从芯片间第二级环路的数据时延差，从而对数据进行时延补偿，以完成芯片间第二级环路的数据时延对齐，提高了时延对齐的精度。

请参阅图3，本发明所提供的时延对齐方法另一实施例包括：

301、分别配置主芯片和从芯片的第一级环路的随路定时；

其中，第一级环路的随路定时时延补偿量与数据通路时延量一致；

需要说的是，步骤301的具体过程可对应参考图2该实施例中的步骤201，此处不再赘述。

302、将本地定时模块输出的定时配置为主芯片的第一级环路的基准定时；

需要说明的是，主芯片的第一级环路的基准定时采用本地定时，本地定时模块的输出是一个由clk1时钟计数器产生的10ms周期脉冲信号，之所以设计成10ms，原因是保持和CPRI无线帧10ms的周期一致，便于后续时延环路的定时测量。

303、将该主芯片的第一级环路的基准定时过异步后的定时配置为从芯片的第一级环路的基准定时；

需要说明的是，主芯片的第一级环路的基准定时通过PCB走线输入到从芯片，在从芯片中过异步处理后的定时配置为该从芯片的第一级环路的基准定时。

304、分别获取主芯片的第一级环路的基准定时到随路定时的距离以及从芯片的第一级环路的基准定时到随路定时的距离，得到第一定时距离和第二定时距离；

305、根据该第一定时距离和该第二定时距离计算得到第一数据时延差；

306、根据该第一数据时延差配置主芯片的第一数据时延补偿量，以完成主芯片和从芯片间第一级环路的数据时延对齐；

307、分别配置主芯片和从芯片的第二级环路的基准定时；

308、分别获取主芯片和从芯片的第二级环路的随路定时；

其中，该主芯片的第二级环路的随路定时为该主芯片的第一级环路的基准定时过异步后的定时，该从芯片的第二级环路的随路定时为该从芯片的第一级环路的基准定时过异步后的定时；

309、分别获取主芯片的第二级环路的基准定时到随路定时的距离以及从芯片的第二级环路的基准定时到随路定时的距离，得到第三定时距离和第四定时距离；

310、根据该第三定时距离和该第四定时距离计算得到第二数据时延差；

311、根据该第二数据时延差配置主芯片的第二数据时延补偿量，以完成主芯片和从芯片间第二级环路的数据时延对齐。

需要说明的是，步骤304～311的具体过程可分别对应参考图2所示实施例中的步骤203～210，此处不再赘述。

本发明实施例中，将本地定时模块输出的定时配置为主芯片的第一级环路的基准定时，将该主芯片的第一级环路的基准定时过异步后的定时配置为从芯片的第一级环路的基准定时；主芯片的第一级环路的基准定时使用本地定时模块输出的定时信号，从芯片的第一级环路的基准定时使用主芯片传给从芯片的定时信号，节省资源。

请参阅图4，本发明所提供的时延对齐方法另一实施例包括：

401、分别配置主芯片和从芯片的第一级环路的随路定时；

其中，第一级环路的随路定时时延补偿量与数据通路时延量一致；

402、将本地定时模块输出的定时配置为主芯片的第一级环路的基准定时；

403、将该主芯片的第一级环路的基准定时过异步后的定时配置为从芯片的第一级环路的基准定时；

需要说明的是，步骤401～403的具体过程可对应参考图3该实施例中的步骤301～303，此处不再赘述。

404、配置从芯片的第一级环路的基准定时时延补偿量，以使主芯片的第一级环路和从芯片的第一级环路间的基准定时对齐；

需要说明的是，该基准定时时延补偿量是保证主芯片的第一级环路和从芯片的第一级环路间的基准定时对齐，由于异步处理的存在，所以主芯片和从芯片的第一级环路间的基准定时可能存在1个时钟clk1周期的偏差；另外，由于时钟精度的影响，补偿之后会产生一个由时钟clk1造成的补偿误差；例如，异步处理时延和PCB走线时延为12ns，需要补偿的基准定时时延量为12ns，此处设定一个百兆级(精度为1ns，误差范围1～10ns)的时钟(按周期10ns计算)clk1对该时延进行补偿，此时，按照百兆级的补偿精度，补偿量为一个clk1周期，误差量则为2ns，最大误差量不超过一个clk1周期。

405、分别获取主芯片的第一级环路的基准定时到随路定时的距离以及从芯片的第一级环路的基准定时到随路定时的距离，得到第一定时距离和第二定时距离；

406、根据该第一定时距离和该第二定时距离计算得到第一数据时延差；

407、根据该第一数据时延差配置主芯片的第一数据时延补偿量，以完成主芯片和从芯片间第一级环路的数据时延对齐；

需要说明的是，步骤405～407的具体过程可对应参考图3该实施例中的步骤304～306，此处不再赘述。

408、将该主芯片的第一级环路的基准定时配置为主芯片的第二级环路的基准定时；

需要说明的是，该主芯片的第二级环路的基准定时与该主芯片的第一级环路的基准定时共用一个基准定时。

409、将该主芯片的第一级环路的基准定时通过印制电路板PCB输入到从芯片过异步后的定时配置为从芯片的第二级环路的基准定时；

需要说明的是，该从芯片的第二级环路的基准定时为该主芯片的第一级环路的基准定时通过印制电路板PCB走线输入到从芯片，再经过从芯片中的异步处理后的定时。

410、配置从芯片的第二级环路的基准定时时延补偿量，以使主芯片的第二级环路和从芯片的第二级环路间的基准定时对齐；

需要说明的是，该基准定时时延补偿量是保证主芯片的第二级环路和从芯片的第二级环路间的基准定时对齐，由于异步处理的存在，所以主芯片和从芯片的第一级环路间的基准定时可能存在1个时钟clk2周期的偏差；另外，由于时钟精度的影响，补偿之后会产生一个由时钟clk2造成的补偿误差；例如，异步处理时延和PCB走线时延为12ns，需要补偿的基准定时时延量为12ns，此处为了提高测量精度，可设定一个千兆级(精度为0.1ns，误差范围0.1～1ns)的时钟(按周期1ns计算)clk2对该时延进行补偿，此时，按照千兆级的补偿精度，补偿量为12个clk2周期，误差量则为0ns，最大误差量不超过一个clk2周期。

411、分别获取主芯片和从芯片的第二级环路的随路定时；

其中，该主芯片的第二级环路的随路定时为该主芯片的第一级环路的基准定时过异步后的定时，该从芯片的第二级环路的随路定时为该从芯片的第一级环路的基准定时过异步后的定时；

412、分别获取主芯片的第二级环路的基准定时到随路定时的距离以及从芯片的第二级环路的基准定时到随路定时的距离，得到第三定时距离和第四定时距离；

413、根据该第三定时距离和该第四定时距离计算得到第二数据时延差；

414、根据该第二数据时延差配置主芯片的第二数据时延补偿量，以完成主芯片和从芯片间第二级环路的数据时延对齐。

需要说明的是，步骤411～414的具体过程可对应参考图3该实施例中的步骤308～311，此处不再赘述。

本发明实施例中，通过配置从芯片的第一级环路的基准定时时延补偿量，从而保证主芯片的第一级环路和从芯片的第一级环路间的基准定时对齐，提高了时延测量的精度。

基于上述实施例中的时延对齐方法，可选的，当需要提升系统规格时，可以支持任意多个芯片的级联，只需将主芯片的基准定时输出连到新增从芯片的输入即可，主芯片与从芯片之间只需用一根I/O管脚传输基准定时信号。

为便于理解，下面以一具体应用场景对本发明实施例中时延对齐方法进行具体描述：

首先定义以下关键参数：

flw_tim_dly：随路定时时延补偿，补偿量由软件下发配置；

base_tim_sel1：第一级环路基准定时选择，选择信号由软件下发配置；

base_tim_dly1：第一级环路基准定时时延补偿，补偿量由软件下发配置；

tim_dist_rpt1：第一级环路基准定时和随路定时间的距离上报，上报给软件；

data_dly1：第一级环路数据时延补偿，补偿量由软件下发配置；

base_tim_sel2：第二级环路基准定时选择，选择信号由软件下发配置；

base_tim_dly2：第二级环路基准定时时延补偿，补偿量由软件下发配置；

tim_dist_rpt2：第二级环路基准定时和随路定时间的距离上报，上报给软件；

data_dly2：第二级定时环路数据时延补偿，补偿量由软件下发配置；

芯片级联，分主片和从片，主、从片设计完全一样，本文为区分主、从片的上述参数，在参数前主、从片分别加前缀m_、s_。

第一级环路的数据时延对齐：

软件分别配置主、从片的flw_tim_dly，配置要求为配置的随路定时时延补偿量与数据通路时延量一致；

软件分别配置主、从片的base_tim_sel1，主片选择本地定时模块输出的定时，从片选择芯片外部输入定时经过异步处理后的定时(本发明中以从片选择主片的第一级环路的基准定时通过PCB走线输入到从片过异步后的定时为该从片的基准定时)；

软件配置从片的base_tim_dly1，补偿量为：10ms－异步处理时延－PCB走线时延；

软件分别读取主从片的tim_dist_rpt1；

软件通过tim_dist_rpt1计算第一级环路的数据时延差，作为主片第一级时延环路的数据补偿量data_dly1。计算方法如下：

软件配置主片的data_dly1，从而完成第一级时延环路的对齐。

第二级环路的数据时延对齐：

软件分别配置主、从片的base_tim_sel2，主片的第二级环路的基准定时选择该主片第一级环路的基准定时，从片的第二级环路的基准定时选择主片的第一级环路的基准定时通过PCB走线输入到从片过异步后的定时；

软件配置从片的base_tim_dly2，补偿量为：10ms－异步处理时延－PCB走线时延；

软件分别读取主从片的tim_dist_rpt2；

软件通过tim_dist_rpt2计算第二级环路的数据时延差，作为主片第二级时延环路的数据补偿量data_dly2。计算方法如下：

软件配置主片的data_dly2，从而完成第二级时延环路的对齐。

以上对该时延对齐方法进行了说明，下面将从时延对齐设备的角度进行描述，该时延对齐设备具体可以集成在芯片中，该芯片可以装载在终端中，请参阅图5，该设备包括：

第一配置单元501，用于分别配置主芯片和从芯片的第一级环路的随路定时，其中，第一级环路的随路定时时延补偿量与数据通路时延量一致；

第二配置单元502，用于分别配置主芯片和从芯片的第一级环路的基准定时；

第一获取单元503，用于分别获取主芯片的第一级环路的基准定时到随路定时的距离以及从芯片的第一级环路的基准定时到随路定时的距离，得到第一定时距离和第二定时距离；

第一计算单元504，用于根据该第一定时距离和该第二定时距离计算得到第一数据时延差；

第三配置单元505，用于根据该第一数据时延差配置主芯片的第一数据时延补偿量，以完成主芯片和从芯片间第一级环路的数据时延对齐。

本发明实施例中，第一获取单元503分别获取主芯片的第一级环路的基准定时到随路定时的距离以及从芯片的第一级环路的基准定时到随路定时的距离，得到第一定时距离和第二定时距离；第一计算单元504根据该第一定时距离和该第二定时距离计算得到第一数据时延差；第三配置单元505根据该第一数据时延差配置主芯片的第一数据时延补偿量，以完成主芯片和从芯片间第一级环路的数据时延对齐。由于定时距离的时延能够体现出数据的时延，因此，根据主芯片中得到的第一定时距离和从芯片中得到的第二定时距离可以计算出主芯片和从芯片间第一级环路的数据时延差，从而对数据进行时延补偿，以完成芯片间第一级环路的数据时延对齐。

基于上述实施例中的时延对齐设备，可选的，如图6所示，该设备还包括：

第四配置单元601，用于分别配置主芯片和从芯片的第二级环路的基准定时；

第二获取单元602，用于分别获取主芯片和从芯片的第二级环路的随路定时；其中，该主芯片的第二级环路的随路定时为该主芯片的第一级环路的基准定时过异步后的定时，该从芯片的第二级环路的随路定时为该从芯片的第一级环路的基准定时过异步后的定时；

第三获取单元603，用于分别获取主芯片的第二级环路的基准定时到随路定时的距离以及从芯片的第二级环路的基准定时到随路定时的距离，得到第三定时距离和第四定时距离；

第二计算单元604，用于根据该第三定时距离和该第四定时距离计算得到第二数据时延差；

第五配置单元605，用于根据该第二数据时延差配置主芯片的第二数据时延补偿量，以完成主芯片和从芯片间第二级环路的数据时延对齐。

其中，该第二级环路的基准定时与该第一级环路的基准定时共用一个基准定时。

本发明实施例中，第三获取单元603分别获取主芯片的第二级环路的基准定时到随路定时的距离以及从芯片的第二级环路的基准定时到随路定时的距离，得到第三定时距离和第四定时距离；第二计算单元604根据该第三定时距离和该第四定时距离计算得到第二数据时延差；第五配置单元605根据该第二数据时延差配置主芯片的第二数据时延补偿量，以完成主芯片和从芯片间第二级环路的数据时延对齐。由于定时距离的时延能够体现出数据的时延，因此，根据主芯片中得到的第三定时距离和从芯片中得到的第四定时距离可以计算出主芯片和从芯片间第二级环路的数据时延差，从而对数据进行时延补偿，以完成芯片间第二级环路的数据时延对齐，提高了时延对齐的精度。

基于上述实施例中的时延对齐设备，可选的，如图7所示，该第二配置单元502具体包括：

第一配置模块701，用于将本地定时模块输出的定时配置为主芯片的第一级环路的基准定时；

第二配置模块702，用于将该主芯片的第一级环路的基准定时过异步后的定时配置为从芯片的第一级环路的基准定时。

本发明实施例中，第一配置模块701将本地定时模块输出的定时配置为主芯片的第一级环路的基准定时，第二配置模块702将该主芯片的第一级环路的基准定时过异步后的定时配置为从芯片的第一级环路的基准定时；主芯片的第一级环路的基准定时使用本地定时模块输出的定时信号，从芯片的第一级环路的基准定时使用主芯片传给从芯片的定时信号，节省资源。

基于上述实施例中的时延对齐设备，可选的，如图8所示，该设备还包括：

第六配置单元801，用于配置从芯片的第一级环路的基准定时时延补偿量，以使主芯片的第一级环路和从芯片的第一级环路间的基准定时对齐。

本发明实施例中，第六配置单元801配置从芯片的第一级环路的基准定时时延补偿量，从而保证主芯片的第一级环路和从芯片的第一级环路间的基准定时对齐，提高了时延测量的精度。

基于上述实施例中的时延对齐设备，可选的，如图9所示，该第四配置单元601具体包括：

第三配置模块901，用于将该主芯片的第一级环路的基准定时配置为主芯片的第二级环路的基准定时；

第四配置模块902，用于将该主芯片的第一级环路的基准定时通过印制电路板PCB输入到从芯片过异步后的定时配置为从芯片的第二级环路的基准定时。

基于上述实施例中的时延对齐设备，可选的，如图10所示，该设备还包括：

第七配置单元1001，用于配置从芯片的第二级环路的基准定时时延补偿量，以使主芯片的第二级环路和从芯片的第二级环路间的基准定时对齐。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (14)

1.一种时延对齐方法，其特征在于，包括：

分别配置主芯片和从芯片的第一级环路的随路定时，其中，第一级环路的随路定时时延补偿量与数据通路时延量一致；

分别配置主芯片和从芯片的第一级环路的基准定时；

分别获取主芯片的第一级环路的基准定时到随路定时的距离以及从芯片的第一级环路的基准定时到随路定时的距离，得到第一定时距离和第二定时距离；

根据所述第一定时距离和所述第二定时距离计算得到第一数据时延差；

根据所述第一数据时延差配置主芯片的第一数据时延补偿量，以完成主芯片和从芯片间第一级环路的数据时延对齐。

2.根据权利要求1所述的方法，其特征在于，所述方法还包括：

分别配置主芯片和从芯片的第二级环路的基准定时；

分别获取主芯片和从芯片的第二级环路的随路定时；其中，所述主芯片的第二级环路的随路定时为所述主芯片的第一级环路的基准定时过异步后的定时，所述从芯片的第二级环路的随路定时为所述从芯片的第一级环路的基准定时过异步后的定时；

分别获取主芯片的第二级环路的基准定时到随路定时的距离以及从芯片的第二级环路的基准定时到随路定时的距离，得到第三定时距离和第四定时距离；

根据所述第三定时距离和所述第四定时距离计算得到第二数据时延差；

根据所述第二数据时延差配置主芯片的第二数据时延补偿量，以完成主芯片和从芯片间第二级环路的数据时延对齐。

3.根据权利要求2所述的方法，其特征在于，所述第二级环路的基准定时与所述第一级环路的基准定时共用一个基准定时。

4.根据权利要求1至3任一项所述的方法，其特征在于，所述分别配置主芯片和从芯片的第一级环路的基准定时具体包括：

将本地定时模块输出的定时配置为主芯片的第一级环路的基准定时；

将所述主芯片的第一级环路的基准定时过异步后的定时配置为从芯片的第一级环路的基准定时。

5.根据权利要求4所述的方法，其特征在于，所述将所述主芯片的第一级环路的基准定时过异步后的定时配置为从芯片的第一级环路的基准定时之后还包括：

配置从芯片的第一级环路的基准定时时延补偿量，以使主芯片的第一级环路和从芯片的第一级环路间的基准定时对齐。

6.根据权利要求1至3任一项所述的方法，其特征在于，所述分别配置主芯片和从芯片的第二级环路的基准定时具体包括：

将所述主芯片的第一级环路的基准定时配置为主芯片的第二级环路的基准定时；

将所述主芯片的第一级环路的基准定时通过印制电路板PCB输入到从芯片过异步后的定时配置为从芯片的第二级环路的基准定时。

7.根据权利要求6所述的方法，其特征在于，所述将所述主芯片的第一级环路的基准定时通过印制电路板PCB输入到从芯片过异步后的定时配置为从芯片的第二级环路的基准定时之后还包括：

配置从芯片的第二级环路的基准定时时延补偿量，以使主芯片的第二级环路和从芯片的第二级环路间的基准定时对齐。

8.一种时延对齐设备，其特征在于，包括：

第一配置单元，用于分别配置主芯片和从芯片的第一级环路的随路定时，其中，第一级环路的随路定时时延补偿量与数据通路时延量一致；

第二配置单元，用于分别配置主芯片和从芯片的第一级环路的基准定时；

第一获取单元，用于分别获取主芯片的第一级环路的基准定时到随路定时的距离以及从芯片的第一级环路的基准定时到随路定时的距离，得到第一定时距离和第二定时距离；

第一计算单元，用于根据所述第一定时距离和所述第二定时距离计算得到第一数据时延差；

第三配置单元，用于根据所述第一数据时延差配置主芯片的第一数据时延补偿量，以完成主芯片和从芯片间第一级环路的数据时延对齐。

9.根据权利要求8所述的设备，其特征在于，所述设备还包括：

第四配置单元，用于分别配置主芯片和从芯片的第二级环路的基准定时；

第二获取单元，用于分别获取主芯片和从芯片的第二级环路的随路定时；其中，所述主芯片的第二级环路的随路定时为所述主芯片的第一级环路的基准定时过异步后的定时，所述从芯片的第二级环路的随路定时为所述从芯片的第一级环路的基准定时过异步后的定时；

第三获取单元，用于分别获取主芯片的第二级环路的基准定时到随路定时的距离以及从芯片的第二级环路的基准定时到随路定时的距离，得到第三定时距离和第四定时距离；

第二计算单元，用于根据所述第三定时距离和所述第四定时距离计算得到第二数据时延差；

第五配置单元，用于根据所述第二数据时延差配置主芯片的第二数据时延补偿量，以完成主芯片和从芯片间第二级环路的数据时延对齐。

10.根据权利要求9所述的设备，其特征在于，所述第二级环路的基准定时与所述第一级环路的基准定时共用一个基准定时。

11.根据权利要求8至10任一项所述的设备，其特征在于，所述第二配置单元具体包括：

第一配置模块，用于将本地定时模块输出的定时配置为主芯片的第一级环路的基准定时；

第二配置模块，用于将所述主芯片的第一级环路的基准定时过异步后的定时配置为从芯片的第一级环路的基准定时。

12.根据权利要求11所述的设备，其特征在于，所述设备还包括：

第六配置单元，用于配置从芯片的第一级环路的基准定时时延补偿量，以使主芯片的第一级环路和从芯片的第一级环路间的基准定时对齐。

13.根据权利要求8至10任一项所述的设备，其特征在于，所述第四配置单元具体包括：

第三配置模块，用于将所述主芯片的第一级环路的基准定时配置为主芯片的第二级环路的基准定时；

第四配置模块，用于将所述主芯片的第一级环路的基准定时通过印制电路板PCB输入到从芯片过异步后的定时配置为从芯片的第二级环路的基准定时。

14.根据权利要求13所述的设备，其特征在于，所述设备还包括：

第七配置单元，用于配置从芯片的第二级环路的基准定时时延补偿量，以使主芯片的第二级环路和从芯片的第二级环路间的基准定时对齐。