CN104736469A - 用于形成埋式下电极连同封装的mems装置的系统和方法 - Google Patents

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Abstract

用于形成具有埋式第一电极的传感器装置的系统和方法包括提供具有电极层的第一硅部分和具有装置层的第二硅部分。第一硅部分和第二硅部分沿着形成在第一硅部分的电极层和第二硅部分的装置层上的共同的氧化层邻接。所形成的多硅堆包括埋式下电极，所述埋式下电极由埋氧化层、高掺杂式离子注入区域或它们的组合来进一步限定。所述多硅堆具有多个硅层和二氧化硅层，且每层中都有考虑到下电极和上电极的电隔离区域。所述多硅堆还包括使得能从传感器装置的上侧接入下电极的间隔件。

Description

用于形成埋式下电极连同封装的MEMS装置的系统和方法
本申请要求在2012年8月21日提交的美国临时申请No.61/691,662的优先权。
技术领域
本公开涉及一种电容性微机电系统(MEMS)装置。
背景技术
对于许多电容性MEMS装置，使用装置结构之上或之下的电极是装置的基本操作的要求，或者极大地增加装置的性能。电极中的一个或多个通常通过沉积导电膜、将导电层电隔离或通过在两种导电材料之间简单地添加间隔层来形成。
这种电容性MEMS装置的电极构型实现了通过静电力使装置保持固定在位的闭合环操作或对该装置的开环测量结果的不同感测。然而，用于制造电容性MEMS装置的许多封装方法不允许将上和下电极中的一个或两者任意放置，或不允许任何这种平面外电极。
发明内容
根据一个实施例，一种形成MEMS装置的方法包括：在绝缘体上硅(SOI)晶圆中限定第一电极；在第一层中形成第二电极，所述第一层位于SOI晶圆的上表面之上；在第二层中形成第三电极，所述第二层位于第一层的上表面之上；在第二层之上形成第一触点，所述第一触点通过第二层和第一层与第一电极电通信；在第二层之上形成第二触点，所述第二触点通过第二层与第二电极电通信；和在第二层之上限定出第三触点，所述第三触点与第三电极电通信。
在另一实施例中，一种MEMS装置包括：绝缘体上硅(SOI)晶圆中的第一电极；第一层中的第二电极，所述第一层位于所述SOI晶圆的上表面之上；第二层中的第三电极，所述第二层位于第一层的上表面之上；第二层之上的第一触点，所述第一触点通过第二层和第一层与第一电极电通信；第二层之上的第二触点，所述第二触点通过第二层与第二电极电通信；和第二层之上的第三触点，所述第三触点与第三电极电通信。
附图说明
图1示出了合并了多个电极的传感器装置的侧剖视图，所述多个电极通过相应的对应触点电连接至传感器装置的上侧；
图2示出了用于形成图1的传感器装置的过程；
图3示出了根据图2的过程提供的绝缘体上硅(SOI)晶圆的侧剖视图；
图4示出了根据图2的过程提供的第二SOI晶圆的侧剖视图；
图5示出了沿着其间埋设有第一电极的相应的氧化层键合的SOI晶圆和第二SOI晶圆的侧剖视图；
图6示出了图5的晶圆构型的侧剖视图，其中，第二SOI晶圆的第一层具有被蚀刻出的且用介电材料再填充的沟槽；
图7示出了图6的晶圆构型的侧剖视图，其示出了被图案化后并覆盖有氧化层的、以及使氧化层图案化以形成触点的部分后的第一层；
图8示出了在通过附加的掩膜进行蚀刻操作以露出第一电极和SOI晶圆的基底层之后的图7的晶圆构型的侧剖视图；
图9示出了图8的晶圆构型的侧剖视图，其中，第二层的第一外延部分具有被蚀刻出的且用介电材料再填充的沟槽；
图10示出了图9的晶圆构型的侧剖视图，其中，第二层的第一外延部分和第二外延部分被蚀刻以露出埋氧化层的沟槽；
图11示出了图1的传感器装置的另一实施例的侧剖视图，其中，第一电极通过硅层中的第一高掺杂式式离子注入区域进一步限定；
图12示出了传感器装置的侧剖视图，该传感器装置合并了由硅晶圆的硅层中的高掺杂式离子注入区域限定的第一电极；以及
图13示出了传感器装置的侧剖视图，该传感器装置合并了通过在硅晶圆的硅层中堆叠第一高掺杂式离子注入区域和第二高掺杂式离子注入区域而限定的第一电极。
具体实施方式
为了促进对公开原理的理解的目的，现在将参考附图中示出的并且在以下书面说明书中描述的实施例。应当理解，并不意在由此限制公开的范围。还应理解的是，本公开包括对所示实施例进行的任何改变和修改，并且还包括本公开所属领域的普通技术人员通常会想到的对公开原理的进一步应用。
在许多这些实施例中，MEMS传感器可用于感测物理条件(比如加速度、压力或温度)和用于提供代表所感测的物理条件的电信号。这些实施例可在多种应用场合中或随多种应用场合实施，比如汽车、家用器具、笔记本电脑、手持式或便携式计算机、移动电话、智能手机、无线装置、平板电脑、个人数据助手(PDA)、MP3播放器、摄像机、GPS接收器或导航系统、电子阅读显示器、投影仪、驾驶舱控制装置、游戏控制台、耳机、头戴耳机、助听器、可穿戴显示设备、安全系统等。
图1示出了传感器装置100，其包括第一硅部分102和邻近第一硅部分102的第二硅部分103。第一埋氧化层104定位在第一硅部分102内，以将第一硅部分102分成硅层106和基底层108。第一氧化层110定位在硅层106和第二硅部分103之间，以限定出第一电极112。
第一埋氧化层104和第一氧化层110的定位将第一电极112与第一硅部分102电隔离，并实现了第一电极112与第二硅部分103的部分之间的电隔离。垂直电互连部或第一触点114用于提供从传感器100的上侧116到第一电极112的电隔离式接入。
第二硅部分103包括第一层118和第二层194，第二电极119限定在第一层118中，第三电极120限定在第二层194中。在所示的实施例中，第一层118包括具有可变形部分的功能器件，所述可变形部分被构造成：能响应于所施加的力而相对于电极移动或变形。第二触点122、第三触点124和第四触点126被合并在第二硅部分103内，以提供从传感器100的上侧116分别到第二电极119、第三电极120和基底层108的相应的电隔离式接入。
用于形成在传感器(比如传感器装置100)中使用的基底构型的过程150参照图2来论述。首先，提供第一硅部分102以用于进一步处理(框152)。在一个实施例中，第一硅部分102是晶圆，所述晶圆被处理以形成彼此电隔离的硅层106和基底层108。在该实施例中，第一埋氧化层104形成在第一硅部分102的表面上(框154)。第一埋氧化层104可以是通过热氧化技术(其中，第一硅部分102暴露于氧气和/或蒸汽)生长的二氧化硅顶层。
一层硅沉积在第一硅部分102的第一埋氧化层104上以形成硅层106，所述硅层106然后被图案化以限定第一电极112(框156)。硅层106通过化学气相沉积(CVD)或更特别地通过低压化学气相沉积(LPCVD)来沉积，硅层106也可通过外延层生长或通过背磨(back-grind)过程使用硅晶圆键合来沉积。在一个实施例中，硅层106沉积成大约0.1-3μm的厚度。硅层106的图案化形成了界定第一电极112的第一第一电极沟槽190和第二第一电极沟槽192。硅层106可通过能够使图案转变成实质形态的任何过程来图案化。
第一氧化层110的第一部分128形成在沉积后且图案化后的硅层106上，以根据本公开的原理提供第一电极112的适当的电隔离(框158)。第一氧化层110的第一部分128可通过热氧化作用生长或通过现有沉积过程来沉积。可选地，第一氧化层110的第一部分128可使用抛光过程(比如化学机械抛光/平坦化(CMP))进行平整化。
在一个实施例中，第一硅部分102是绝缘体上硅(SOI)晶圆，其设有已经由埋氧化层隔开的硅层106和基底层108。在该实施例中，硅层106被图案化且第一氧化层110的第一部分128形成在硅层106上，以提供第一电极112的适当的电隔离。
另外，提供第二硅部分103以用于进一步处理(框160)。第二硅部分103可提供为空白晶圆或SOI晶圆。在至少一个实施例中，第二硅部分103具有厚度为大约10-40μm的第一层118。通过在第一层118上形成第一氧化层110的第二部分129和将第一氧化层110的第二部分129图案化来加工处理第二硅部分103(框162)。类似于埋氧化层104和第一氧化层110的第一部分128，第一氧化层110的第二部分129可以是通过热氧化作用生长的二氧化硅层。
多硅堆(multi-silicon stack)通过在第一氧化层110的第一和第二部分128、129处将第一和第二硅部分102、103彼此晶圆键合来形成(框164)。在晶圆键合之前，第一和第二硅部分102、103相对于彼此定位成：当第一氧化层110的第一和第二部分128、129靠近时，使第一硅部分102的图案中的至少一些与第二硅部分103的图案对准。该定位能够实现第一触点114和第四触点126的形成，所述第一触点114和所述第四触点126分别将第一电极112和基底层108相应地连接至传感器100的上侧116。第一和第二硅部分102、103的晶圆键合可通过任何晶圆键合技术来实现。第二硅部分103的与被键合区域相反的表面可被背磨，以产生第一层118的或传感器装置100的期望厚度。
在至少一个实施例中，从在框158处处理第一硅部分102开始，多晶硅层可从第一硅部分102生长，以实现在框164处产生的相同的基底构型。然而，该实施例不允许最终基底构型的顶层是单晶硅。
第一沟槽132被蚀刻进第一层118中以及第一氧化层110的第一和第二部分128、129中。然后将第一沟槽132用介电材料(比如氮化硅)再填充，以便提供第一层118的选定部分之间的电隔离(框166)，以及在氧化物释放蚀刻过程中提供横向蚀刻阻止部。沟槽可通过任何期望的过程来蚀刻和再填充。在某些实施例中，使用在美国专利申请No.13/232,005和No.13/767.594中总体描述的方法对沟槽进行蚀刻和再填充，其全部内容并入本文作为参考。
在框168处，将第一层118图案化，第二氧化层130形成在图案化后的第一层118上，且将第二氧化层130图案化(框168)。在一个实施例中，第一层118的图案化和第二氧化层130的形成是共形的。在另一实施例中，第一层118的图案化和第二氧化层130的形成是非共形的。第二氧化层130的图案化用于形成第一触点114、第四触点126和第二触点122，所述第一触点114、所述第四触点126和所述第二触点122分别将第一电极112、基底层108和第一层118相应地连接至传感器100的上侧116。在第二氧化层130被图案化后(框168)，将第一层118的选定部分通过附加的掩膜进行蚀刻，以形成延伸到第一电极112和基底层108中的第二沟槽134(图8)(框170)。
第二层194的第一外延部分136形成为：覆盖露出的第一层118和第二氧化层130并填充在框170处形成的第二沟槽134(框172)。在一个实施例中，通过使用CMP过程对第一外延部分136进行抛光。同样在框172处，第三沟槽138被蚀刻进第一外延部分136中，且在某些情况下被蚀刻进第二氧化层130中。随后将第三沟槽138用介电材料(比如氮化硅)再填充，所述介电材料然后被图案化。
第二层194的第二外延部分140形成在第一外延部分136和靠近第一外延部分136的图案化后的介电材料之上(框174)。使用抛光过程(比如CMP)将第二外延部分140平整化。通气孔142被蚀刻进第一和第二外延部分136、140中，以露出第二氧化层130(框176)。然后，在框176处，使用汽相氢氟酸(HF)(vapor phase hydrofluoric acid)处理过程对第一和第二氧化层110、130的选定部分进行释放蚀刻。
第二层194的第三外延部分144形成在第二外延部分140之上，以密封所产生的基底构型(框178)。使用抛光过程(比如CMP)对第三外延部分144进行平整化。第四沟槽146被蚀刻进第二和第三外延部分140、144中并与先前已经用介电材料再填充的选定的第三沟槽138相交(框180)。第四沟槽146被用介电材料(比如氮化硅)再填充，然后被图案化。金属层148沉积在靠近第三外延部分144的图案化后的介电材料和第三外延部分144的露出部分之上(框182)。然后，金属层148被图案化以形成电隔离的金属触点149，所述电隔离的金属触点149与第二触点122、第三触点124、第一触点114和第四触点126操作地相关联。
如图1所示，第三电极120相对于封装在传感器100内的其他导电元件电隔离，且第三触点124提供了从传感器100的上侧116到第三电极120的接入。此外，基底层108、第一电极和第一层118相对于第三电极120并相对于彼此电隔离，且能够从传感器的上侧116分别通过第四触点126、第一触点114和第二触点接入。
过程150通过参照图1和图3-10进一步描述。首先参照图3，提供了第一硅部分102并根据框152-158进行处理，以便限定出第一电极112。参照图4，提供了第二硅部分103并根据框160-162进行处理。
图5示出了经过彼此晶圆键合以封装第一电极112后的第一和第二硅部分102、103(框164)。图6示出了第一沟槽132已经被蚀刻进第一层118中且然后用介电材料再填充后的多硅堆(框166)。图7示出了第一层118被图案化、第二氧化层130形成在图案化后的第一层118上且第二氧化层130被图案化后的多硅堆(框168)。
图8示出了第一层118的选定部分通过附加的掩膜被蚀刻以形成第二沟槽134后的多硅堆。第二沟槽134形成为具有充分的深度以延伸进第一电极112和基底层108中(框170)。图9示出了硅的第二层194的形成在露出的第一层118和第二氧化层130上且填充第二沟槽134的第一外延部分136(框172)。将第三沟槽138蚀刻进第一外延部分136中，且然后用介电材料填充，所述介电材料随后被图案化。
图10示出了第二层194的形成在第一外延部分136和靠近第一外延部分136的图案化后的介电材料之上的第二外延部分140(框174)。图10还示出了被蚀刻进第一和第二外延部分136、140中以露出第二氧化层130的通气孔142(框176)。如图10所示，通气孔142用于对第一和第二氧化层110、130的选定部分进行释放蚀刻。
图1示出了第二层194的形成在第二外延部分140之上以密封所产生的基底构型的第三外延部分144。图1还示出了被蚀刻进第二和第三外延部分140、144中的第四沟槽146，其中，第四沟槽146已经用介电材料再填充并被图案化。
过程150产生了如图1所示的传感器装置100。传感器装置100具有多个电隔离的垂直互连部或触点，从而提供了到埋设在该构型内的电气元件(比如第一电极112、基底层108和第一层118)的晶圆上侧的接入。如图1所示，第三电极120与封装在传感器100内的其他导电元件电隔离，且第三触点124提供了从传感器100的上侧116到第三电极120的接入。此外，基底层108、第一电极和第一层118与第三电极120电隔离并彼此电隔离，且可从传感器的上侧116分别通过第四触点126、第一触点114和第二触点接入。
图11-13示出了根据本公开的原理被封装在传感器内的第一电极的其他实施例。图11示出了传感器200，其包括在实施掺杂过程之后限定的第一电极202。该实施例的基底构型类似于图1的传感器100的基底构型，只不过在第一硅部分102的处理过程中使用了掺杂过程以限定出第一电极202。该实施例中，仅需要单一掺杂(single doping)以限定出第一电极202，因为第一硅部分102的基底层108通过第一埋氧化层104相对于第一电极202电隔离。
图12示出了传感器210，其包括向第一硅部分102和第一电极212施加不同的掺杂过程之后所限定出的第一电极212。该实施例中，埋氧化层没有设置在第一硅部分102中。因此，第一电极212和第一硅部分102的不同掺杂提供了第一电极212和第一硅部分102之间的电隔离。在至少一个实施例中，第一硅部分102是P+型掺杂的，不过可按需要使用其他型掺杂。第一电极212是第一硅部分102的N+区域。
图13示出了传感器220，其包括通过实施堆叠掺杂过程(stacked dopingprocess)限定的第一电极222。该实施例的基底构型类似于图12的基底构型，只不过第一硅部分102是P型掺杂的，第一硅部分102的第一区域224是N-型掺杂的，且第一硅部分102的第二区域(其限定出第一电极222)是P+型掺杂的。该基底构型的堆叠掺杂提供了第一电极222和第一硅部分102之间的电隔离。
尽管在附图以及前述说明书中详细地示出和描述了本公开，然而这些内容应被认为是说明性的且不限于字面意思。应理解的是，仅优选的实施例被提出，且落入本公开的精神内的所有改变、修改和进一步应用都期望受到保护。

Claims (16)

1.一种形成MEMS装置的方法，包括：
在绝缘体上硅(SOI)晶圆中限定出第一电极；
在第一层中形成第二电极，所述第一层位于SOI晶圆的上表面之上；
在第二层中形成第三电极，所述第二层位于第一层的上表面之上；
在第二层之上形成第一触点，所述第一触点通过第二层和第一层与第一电极电通信；
在第二层之上形成第二触点，所述第二触点通过第二层与第二电极电通信；和
在第二层之上限定出第三触点，所述第三触点与第三电极电通信。
2.根据权利要求1所述的方法，其特征在于，所述第一层提供在第二SOI晶圆上，该方法还包括：
在第一电极之上提供第一氧化层的第一部分；
在第一层之上提供第一氧化层的第二部分；和
在第一氧化层的相应的第一部分和第二部分处连接所述SOI晶圆和所述第二SOI晶圆，以将第一电极和第二电极电隔离。
3.根据权利要求1所述的方法，其特征在于，所述第一电极限定在所述SOI晶圆的硅层中，该方法还包括：
用第一掺杂类型掺杂所述硅层的第一区域，以便形成第一掺杂区域，所述第一掺杂区域限定出所述第一电极。
4.根据权利要求1所述的方法，其特征在于，所述第一电极限定在非SOI晶圆的硅晶圆的硅层中，该方法还包括：
用第一掺杂类型掺杂所述硅层的第一区域，以便形成第一掺杂区域，所述第一掺杂区域限定出第一电极；和
用第二掺杂类型掺杂所述硅层的第二区域，以便形成第二掺杂区域，所述第一掺杂区域是N+型掺杂区域，所述第二掺杂区域是P+型掺杂区域，所述第一掺杂区域和所述第二掺杂区域限定出第一电极。
5.根据权利要求1所述的方法，其特征在于，所述第一电极限定在非SOI晶圆的硅晶圆的硅层中，该方法还包括：
用第一掺杂类型掺杂所述硅层的第一区域，以便形成第一掺杂区域，所述第一掺杂区域限定出第一电极；
用第二掺杂类型掺杂所述硅层的第二区域，以便形成第二掺杂区域；和
用第三掺杂类型掺杂所述硅层的第三区域，以便形成第三掺杂区域，所述第三掺杂区域定位在第一掺杂区域和第二掺杂区域之间，所述第一掺杂区域是P+型掺杂区域，所述第二掺杂区域是P型掺杂区域，所述第三掺杂区域是N-阱型掺杂区域，所述第一掺杂区域、所述第二掺杂区域和所述第三掺杂区域限定出第一电极。
6.根据权利要求1所述的方法，其特征在于，所述SOI晶圆包括埋氧化层，该方法还包括：
在第一电极的上表面上提供第一氧化层；
在第一层内形成功能器件；
在第一层的上表面上提供第二氧化层；
将第一氧化层的第一部分和第二氧化层图案化以形成第一触点的第一部分；
将第一氧化层的第二部分和第二氧化层以及所述埋氧化层的一部分图案化以形成第四触点的第一部分，所述第四触点与位于所述埋氧化层之下的基底层电通信；
在第一层和第一氧化层中蚀刻第一沟槽；和
用介电材料填充蚀刻后的第一沟槽，以将第一触点的第一部分和第四触点的第一部分在第一层内电隔离。
7.根据权利要求6所述的方法，其特征在于，该方法还包括：
在第一层中在第一触点的第一部分内和在第四触点的第一部分内蚀刻第二沟槽；
在第二氧化层上和在第二沟槽内形成第二层的第一外延部分；
穿过第二层的第一外延部分蚀刻第三沟槽，以形成第一触点的第二部分、第四触点的第二部分和第二触点的第一部分；和
用介电材料填充蚀刻后的第三沟槽，以将第一触点的第二部分、第四触点的第二部分和第二触点的第一部分在第二层内电隔离。
8.根据权利要求7所述的方法，其特征在于，该方法还包括：
在第一外延部分上形成第二层的第二外延部分；
通过形成在第二外延部分和第一外延部分中的通气孔来释放功能器件；和
在第二外延部分上形成第二层的第三外延部分。
9.根据权利要求8所述的方法，其特征在于，该方法还包括：
在第三外延部分和第二外延部分中蚀刻第四沟槽，且在蚀刻后和填充后的第三沟槽中的选定的多个处停止，蚀刻后的第四沟槽形成第一触点的第三部分、第四触点的第三部分、第二触点的第二部分和第三触点的第一部分；和
用介电材料填充蚀刻后的第四沟槽，以将第一触点的第三部分、第四触点的第三部分、第二触点的第二部分和第三触点的第一部分在第二层内电隔离。
10.根据权利要求9所述的方法，其特征在于，该方法还包括：
在第二层的第三外延部分上形成钝化层；
将钝化层的多个部分图案化，以露出第三外延部分的与第一触点的第三部分、第四触点的第三部分、第二触点的第二部分和和第三触点的第一部分对应的部分；
在图案化的钝化层上形成金属层；和
将所述金属层图案化，以将第一触点、第二触点、第三触点和第四触点在第二层之上电隔离。
11.根据权利要求8所述的方法，其特征在于，第一外延部分、第二外延部分和第三外延部分通过外延沉积过程来沉积。
12.根据权利要求6所述的方法，其特征在于，所述介电材料包括二氧化硅、氮化硅和ALD氧化铝中的至少一个。
13.一种MEMS装置，包括：
绝缘体上硅(SOI)晶圆中的第一电极；
第一层中的第二电极，所述第一层位于所述SOI晶圆的上表面之上；
第二层中的第三电极，所述第二层位于第一层的上表面之上；
第二层之上的第一触点，所述第一触点通过第二层和第一层与第一电极电通信；
第二层之上的第二触点，所述第二触点通过第二层与第二电极电通信；和
第二层之上的第三触点，所述第三触点与第三电极电通信。
14.根据权利要求13所述的装置，其特征在于，所述第一电极限定在所述SOI晶圆的第一掺杂区域中，所述第一掺杂区域包括第一掺杂类型。
15.根据权利要求13所述的装置，其特征在于，所述第一电极限定在非SOI晶圆的硅晶圆的硅层中，所述硅层包括：
第一掺杂类型的第一掺杂区域；和
第二掺杂类型的第二掺杂区域，所述第一掺杂区域是N+型掺杂区域，所述第二掺杂区域是P+型掺杂区域，所述第一掺杂区域和所述第二掺杂区域限定出第一电极。
16.根据权利要求13所述的装置，其特征在于，所述第一电极限定在非SOI晶圆的硅晶圆的硅层中，所述硅层包括：
第一掺杂类型的第一掺杂区域；
第二掺杂类型的第二掺杂区域；和
第三掺杂类型的第三掺杂区域，所述第三掺杂区域定位在第一掺杂区域和第二掺杂区域之间，所述第一掺杂区域是P+型掺杂区域，所述第二掺杂区域是P型掺杂区域，所述第三掺杂区域是N-阱型掺杂区域，第一掺杂区域、第二掺杂区域和第三掺杂区域限定出第一电极。
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