CN104714598A - 主板 - Google Patents
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Abstract
一种主板，包括第一及第二内存槽、一基本输入输出系统以及一基板管理控制器。所述基本输入输出系统在主板启动时对所述第一及第二内存槽进行检测；所述基板管理控制器与所述基本输入输出系统相连，用以接收所述基本输入输出系统输出的控制信号并依据该控制信号输出高电平信号或低电平信号；所述第一切换芯片用于在第一内存槽连接内存异常时将第一内存槽的信号传输至第二内存槽。
Description
技术领域
本发明涉及一种主板。
背景技术
在现有主板的设计中通常会设计若干内存槽，所述若干内存槽中包含一个主内存槽以及至少一个副内存槽，所述主内存槽与所述副内存槽差别在于，所述主内存槽的CLK（时钟信号）、Chip Select（芯片选择信号）、ODT（终端阻抗信号）和CKE（时钟使能信号）与所述副内存槽不同。在主板启动时，所述主板将发送识别信号至所述主内存槽，若所述主内存槽上安装的内存存在故障，主板将无法正常启动。
发明内容
鉴于此，有必要提供一种可在主内存槽上内存发生异常时使用副内存槽上内存启动的主板。
一种主板，包括：
第一及第二内存槽，其中第一内存槽为主内存槽，第二内存槽为副内存槽；
一基本输入输出系统，所述基本输入输出系统在主板启动时输出检测信号对所述第一及第二内存槽进行检测，并在所述第一内存槽上的内存正常时输出第一信号及在第一内存槽上的内存异常而第二内存槽上的内存正常时输出第二信号；
一基板管理控制器，所述基板管理控制器与所述基本输入输出系统相连，并在从所述基本输入输出系统接收到第一信号时对应输出一高电平信号及在从所述基本输入输出系统接收到第二信号时对应输出一低电平信号；
第一切换芯片，所述第一切换芯片的第一至第四输入引脚依次连接所述第一内存槽的时钟引脚、芯片选择引脚、终端阻抗引脚以及时钟使能引脚，所述第一切换芯片的第一至第四输出引脚依次连接所述第二内存槽的时钟引脚、芯片选择引脚、终端阻抗引脚以及时钟使能引脚，所述第一切换芯片的第一控制引脚连接于所述基板管理控制器的第一输出引脚，所述第一切换芯片在第一控制引脚接收到高电平信号时将所述第一至第四输入引脚与所述第一至第四输出引脚对应接通，所述第一切换芯片在第一控制引脚接收到低电平信号时将所述第一至第四输入引脚与所述第一至第四输出引脚对应断开。
所述主板可以在第一内存槽上内存发生异常时使用第二内存槽上内存启动。
附图说明
图1为本发明主板的较佳实施方式的示意图。
主要元件符号说明
| 主板 | 10 |
| BIOS | 20 |
| IBMC | 30 |
| 第一内存槽 | 40 |
| 第二内存槽 | 50 |
| 第三内存槽 | 60 |
| 第一切换芯片 | SW1 |
| 第二切换芯片 | SW2 |
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
请参考图1，本发明主板10的较佳实施方式包括基本输入输出系统（Basic Input Output System，BIOS）20、基板管理控制器（Integrated Baseboard Management Controller，IBMC）30、第一至第三内存槽40-60、第一切换芯片SW1以及第二切换芯片SW2。
所述BIOS 20的检测引脚SENSE分别连接于所述第一内存槽的检测引脚T1、所述第二内存槽的检测引脚T2以及所述第三内存槽的检测引脚T3。所述BIOS 20的控制引脚CTL连接于所述IBMC 30的输入引脚R1，所述IBMC 30的第一输出引脚GPIO1连接于所述第一切换芯片SW1的控制引脚C1，所述IBMC 30的第二输出引脚GPIO2连接于所述第二切换芯片SW2的控制引脚C2。所述第一内存槽40的时钟引脚CLK1连接于所述第一切换芯片SW1的第一输入引脚A1，所述第一内存槽40的芯片选择引脚CS1连接于所述第一切换芯片SW1的第二输入引脚A2，所述第一内存槽 40的终端阻抗引脚ODT1连接于所述第一切换芯片SW1的第三输入引脚A3，所述第一内存槽40的时钟使能引脚CKE1连接于所述第一切换芯片SW1的第四输入引脚A4。所述第一切换芯片SW1的第一输出引脚B1连接于所述第二内存槽50的时钟引脚CLK2，所述第一切换芯片SW1的第二输出引脚B2连接于所述第二内存槽 50的芯片选择引脚CS2，所述第一切换芯片SW1的第三输出引脚B3连接于所述第二内存槽50的终端阻抗引脚ODT2，所述第一切换芯片SW1的第四输出引脚B4连接于所述第二内存槽 50的时钟使能引脚CKE2。所述第二内存槽50的时钟引脚CLK2连接于所述第二切换芯片SW2的第一输入引脚A5，所述第二内存槽 50的芯片选择引脚CS2连接于所述第二切换芯片SW2的第二输入引脚A6，所述第二内存槽50的终端阻抗引脚ODT2连接于所述第二切换芯片SW2的第三输入引脚A7，所述第二内存槽50的时钟使能引脚CKE2连接于所述第二切换芯片SW2的第四输入引脚A8。所述第二切换芯片SW2的第一输出引脚B5连接于所述第三内存槽60的时钟引脚CLK3，所述第二切换芯片SW2的第二输出引脚B6连接于所述第三内存槽60的芯片选择引脚CS3，所述第二切换芯片SW2的第三输出引脚B7连接于所述第三内存槽60的终端阻抗引脚ODT3，所述第二切换芯片SW2的第四输出引脚B8连接于所述第三内存槽60的时钟使能引脚CKE3。
所述主板10启动时，所述BIOS 20通过所述检测引脚SENSE输出检测信号检测所述第一至第三内存槽40、50及60连接内存的状况。
若第一内存槽40连接的内存状态正常，所述BIOS 20通过所述控制引脚CTL输出第一信号，所述IBMC 30接收所述第一信号后通过所述第一输出引脚GPIO1及GPIO2均输出低电平信号，所述第一切换芯片SW1的控制引脚C1接收低电平信号时，所述第一切换芯片SW1将所述第一至第四输入引脚A1-A4与所述第一至第四输出引脚B1-B4对应断开，所述第二切换芯片SW2的控制引脚C2接收低电平信号时，所述第二切换芯片SW2将所述第一至第四输入引脚A5-A8与所述第一至第四输出引脚B5-B8对应断开。所述主板10正常启动。
若第一内存槽40连接的内存状态异常而所述第二内存槽50连接的内存状态正常，所述BIOS 20通过所述控制引脚CTL输出第二信号，所述IBMC 30接收所述第二信号后通过所述第一输出引脚GPIO1输出高电平信号至所述第一切换芯片SW1的控制引脚C1，所述第一切换芯片SW1的控制引脚C1接收高电平信号时，所述第一切换芯片SW1将所述第一至第四输入引脚A1-A4与所述第一至第四输出引脚B1-B4对应接通，所述第一内存槽40的时钟引脚CLK1、芯片选择引脚CS1、终端阻抗引脚ODT1以及时钟使能引脚CKE1分别对应连接于所述第二内存槽50的时钟引脚CLK2、芯片选择引脚CS2、终端阻抗引脚ODT2以及时钟使能引脚CKE2。所述BIOS 20将所述第二内存槽50视为主内存槽并启动。
若第一内存槽40与第二内存槽50连接的内存状态异常而所述第三内存槽60连接的内存状态正常，所述BIOS 20通过所述控制引脚CTL输出第三信号，所述IBMC 30接收第三信号后通过所述第一输出引脚GPIO1输出高电平信号至所述第一切换芯片SW1的控制引脚C1，还通过所述第二输出引脚GPIO2输出高电平信号至所述第二切换芯片SW2的控制引脚C2。所述第一切换芯片SW1的控制引脚C1接收高电平信号时，所述第一切换芯片SW1将所述第一至第四输入引脚A1-A4与所述第一至第四输出引脚B1-B4对应接通，所述第二切换芯片SW2的控制引脚C2接收高电平信号时，所述第二切换芯片SW2将所述第一至第四输入引脚A5-A8与所述第一至第四输出引脚B5-B8对应接通。所述第一内存槽 40的时钟引脚CLK1、芯片选择引脚CS1、终端阻抗引脚ODT1以及时钟使能引脚CKE1分别对应连接于所述第三内存槽60的时钟引脚CLK3、芯片选择引脚CS3、终端阻抗引脚ODT3以及时钟使能引脚CKE3。所述BIOS 20将所述第三内存槽 60视为主内存槽并启动。
所述主板10可以在所述第一内存槽 40上的内存发生异常时使用副内存槽上内存进行启动。
最后应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或等同替换，而不脱离本发明技术方案的精神和范围。
Claims (2)
1.一种主板，包括：
第一及第二内存槽，其中第一内存槽为主内存槽，第二内存槽为副内存槽；
一基本输入输出系统，所述基本输入输出系统在主板启动时输出检测信号对所述第一及第二内存槽进行检测，并在所述第一内存槽上的内存正常时输出第一信号及在第一内存槽上的内存异常而第二内存槽上的内存正常时输出第二信号；
一基板管理控制器，所述基板管理控制器与所述基本输入输出系统相连，并在从所述基本输入输出系统接收到第一信号时对应输出一高电平信号及在从所述基本输入输出系统接收到第二信号时对应输出一低电平信号；
第一切换芯片，所述第一切换芯片的第一至第四输入引脚依次连接所述第一内存槽的时钟引脚、芯片选择引脚、终端阻抗引脚以及时钟使能引脚，所述第一切换芯片的第一至第四输出引脚依次连接所述第二内存槽的时钟引脚、芯片选择引脚、终端阻抗引脚以及时钟使能引脚，所述第一切换芯片的第一控制引脚连接于所述基板管理控制器的第一输出引脚，所述第一切换芯片在第一控制引脚接收到高电平信号时将所述第一至第四输入引脚与所述第一至第四输出引脚对应接通，所述第一切换芯片在第一控制引脚接收到低电平信号时将所述第一至第四输入引脚与所述第一至第四输出引脚对应断开。
2.如权利要求1所述的主板，其特征在于：所述主板还包括第三内存槽以及第二切换芯片，所述第二切换芯片的第一至第四输入引脚依次连接所述第二内存槽的时钟引脚、芯片选择引脚、终端阻抗引脚以及时钟使能引脚，所述第二切换芯片的第一至第四输出引脚依次连接所述第三内存槽的时钟引脚、芯片选择引脚、终端阻抗引脚以及时钟使能引脚，所述第二切换芯片的控制引脚连接于所述基板管理控制器的第二输出引脚，所述基本输入输出系统检测所述第一及第二内存槽连接内存均异常而所述第三内存槽连接内存正常时输出第三信号，所述基板管理控制器接收第三信号时通过第一及第二输出引脚输出高电平信号，所述第一切换芯片的第一控制引脚接收高电平信号时，所述第一切换芯片将第一至第四输入引脚与第一至第四输出引脚对应接通，所述第二切换芯片的第一控制引脚接收高电平信号时，所述第二切换芯片将第一至第四输入引脚与第一至第四输出引脚对应接通。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201310677842.6A CN104714598A (zh) | 2013-12-13 | 2013-12-13 | 主板 |
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| CN201310677842.6A Pending CN104714598A (zh) | 2013-12-13 | 2013-12-13 | 主板 |
Country Status (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN118035140A (zh) * | 2024-04-11 | 2024-05-14 | 中诚华隆计算机技术有限公司 | 一种服务器内存通道的切换系统 |
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2013
- 2013-12-13 CN CN201310677842.6A patent/CN104714598A/zh active Pending
Cited By (2)
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|---|---|---|---|---|
| CN118035140A (zh) * | 2024-04-11 | 2024-05-14 | 中诚华隆计算机技术有限公司 | 一种服务器内存通道的切换系统 |
| CN118035140B (zh) * | 2024-04-11 | 2024-06-11 | 中诚华隆计算机技术有限公司 | 一种服务器内存通道的切换系统 |
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| WD01 | Invention patent application deemed withdrawn after publication |
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