CN104678364B - 基于fpga的s波段被动雷达截获接收装置及其信号处理方法 - Google Patents
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Abstract
本发明属于电子通信系统及数字信号处理领域，涉及的是基于FPGA的S波段被动雷达截获接收装置及其信号处理方法。截获接收机由信道化处理和测频分选跟踪组成，天线组接收S波段雷达信号，经过高频放大器HFA及分路器后，一路输出直接送给截获接收机中的测频分选跟踪，另一路信号送给第一混频组件，同时频综器输出给第一混频组件，两者混频后输出送给第二混频组件，第二混频组件输出中频信号送给截获接收机的信道化处理，测频分选跟踪输出控制码到频综器。本发明利用FPGA实现了被动雷达截获接收装置的多信道滤波，解决了高速采样数据与后续数字信号实时处理问题，且结构实现具有低复杂度的优势。
Description
技术领域
本发明属于电子通信系统及数字信号处理领域，涉及的是基于FPGA的S波段被动雷达截获接收装置及其信号处理方法。
背景技术
S波段雷达一般是指标称频率范围在2～4GHz的雷达，这类雷达一般作为中距离的警戒雷达和跟踪雷达。随着雷达探测技术与电子侦察技术的发展，对于S波段雷达信号的被动截获接收成为了电子侦察、被动导引系统等领域中的一项关键技术。对于被动雷达截获接收来说，往往希望具有高灵敏度、大动态范围以及大监视带宽的需求，这就给被动雷达截获接收装置带来了新的挑战。为了适应未来战场中复杂电磁环境、电子对抗以及雷达对抗方面的需求，被动雷达截获接收装置应采用新的信号处理技术以满足实战环境。
在S波段雷达相关研究方面，文献《S波段主被动探测雷达全数字接收机的设计与实现》(信号处理期刊，2013.09，pp1212-1219)主要以主动、被动两种模式下的射频数字化雷达接收机进行了研究，《S波段雷达接收机仿真设计和实现》(南京理工大学硕士论文，2005年)主要围绕接收机仿真方面开展的研究，其研究与本发明的被动截获接收装置有别；在被动雷达相关研究方面，文献《某被动雷达测控台的研制》(哈尔滨工业大学硕士论文，2013年)和《被动雷达导引头测角板设计》(西安电子科技大学硕士论文，2009年)等也都是关于测向方面的研究，相关专利也未涉及到被动雷达截获接收方面的研究，与本发明有别；在截获接收相关研究方面，《雷达截获系统实时信号分选处理技术研究》(系统工程与电子技术期刊，2001.03，pp12-15)侧重于分选算法的研究，未涉及到S波段雷达及其处理方法，专利《雷达接收装置、雷达装置以及雷达接收信号显示方法》(申请号：2013104452130)则侧重雷达接收信号显示方法的研究，以上内容均与本发明S波段被动雷达截获接收装置有别。
发明内容
本发明的目的是提供一种基于FPGA的S波段被动雷达截获接收装置，本发明的目的还在于提供基于FPGA的S波段被动雷达截获接收装置的数据处理方法。
本发明的目的是这样实现的：
天线组1接收S波段雷达信号，经过高频放大器HFA及分路器2后，一路输出直接送给截获接收机6中的测频分选跟踪62，另一路信号送给第一混频组件3，同时频综器输出给第一混频组件，两者混频后输出送给第二混频组件4，第二混频组件4输出中频信号送给截获接收机6的信道化处理61，测频分选跟踪62输出控制码到频综器5。
本发明的截获接收机由信道化处理和测频分选跟踪两部分组成。两路中频IF1和IF2信号送给高速A/D7，输出采样数据和参考时钟送给FPGA8，FPGA8输出A/D配置数据到高速A/D7，FPGA8通过SPI配置接口输出配置数据到锁相环PLL10，晶振11输出参考时钟到锁相环PLL10，锁相环PLL10输出采样时钟到高速A/D7，电源模块9输出+1.9V电压到高速A/D7，EPROM12配置数据到FPGA8，电源模块13提供+1.1V、+1.8V、+3.3V、+2.5V四种电压到FPGA8。
本发明中FPGA内部包括了两个通道的抽取模块、子带FIR滤波模块、IFFT模块、CORDIC模块，一个PDW测量模块，一个全局时钟模块，一个A/D工作模式配置模块以及一个PLL配置模块。其中外部输入时钟clk驱动全局时钟模块产生系统所需各类时钟，A/D工作模式配置模块完成对外部高速ADC08D1000芯片的配置，PLL配置模块完成对外部锁相环PLL芯片的配置，两通道采样数据经过抽取模块后，输出到子带FIR滤波模块，子带滤波模块将滤波后数据送给IFFT模块，IFFT模块将输出数据送给CORDIC模块，CORDIC模块将输出数据送给PDW测量模块，PDW测量模块输出可以得到脉冲描述字PDW。
基于FPGA的S波段被动雷达截获接收装置的工作流程为：
(1)驱动全局时钟模块，完成A/D工作模式配置和PLL模块配置；
(2)分别接收通道1和通道2的采样数据进行D倍抽取和符号变换；
(3)分别将通道1和通道2抽取模块输出的数据进行子带FIR滤波；
(4)分别将通道1和通道2子带FIR滤波模块输出的数据进行IFFT运算；
(5)对IFFT模块输出的数据进行CORDIC算法向量模式解算；
(6)对以上过程输出数据进行PDW参数测量，得到相位差、频率码、脉宽、PRI等。
本发明的有益效果在于：
本发明中的天线组分为方位面和俯仰面，在构成的天线阵列的情况下，可以实现S波段被动雷达截获接收机的后续测向工作。本发明中只需要考虑任意一维天线组的情况，两个及两个以上的一维天线组即可适用于本发明中，即通过两个天线之间的瞬时相位进行相位解卷绕后即可得到相位差，该相位差可用于后续测向处理算法中。本发明利用FPGA实现了被动雷达截获接收装置的多信道滤波，解决了高速采样数据与后续数字信号实时处理问题，且结构实现具有低复杂度的优势。
附图说明
图1本发明的系统结构组成框图；
图2本发明的截获接收机部分硬件组成框图；
图3本发明FPGA内部结构框图；
图4本发明截获接收装置工作流程图。
具体实施方式
下面结合附图举例对本发明做更详细地描述：
结合图1，S波段天线组(1)接收来自辐射源的雷达信号，经过高频放大器HFA及分路器(2)后，一路输出直接送给截获接收机(6)中的测频分选跟踪(62)，另一路信号送给第一混频组件(3)，同时频综器(5)输出给第一混频组件，两者混频后输出送给第二混频组件(4)，第二混频组件(4)输出中频信号送给截获接收机(6)的信道化处理(61)，测频分选跟踪(62)输出控制码到频综器(5)。
本发明的截获接收机(6)由信道化处理(61)和测频分选跟踪(62)两部分组成。
结合图2，两路中频IF1和IF2信号送给高速A/D(7)，输出采样数据和参考时钟送给FPGA(8)，FPGA(8)输出A/D配置数据到高速A/D(7)，FPGA(8)通过SPI配置接口输出配置数据到锁相环PLL(10)，晶振(11)输出参考时钟到锁相环PLL(10)，锁相环PLL(10)输出采样时钟到高速A/D(7)，电源模块(9)输出+1.9V电压到高速A/D(7)，EPROM(12)配置数据到FPGA(8)，电源模块(13)提供+1.1V、+1.8V、+3.3V、+2.5V四种电压到FPGA(8)。
结合图3，FPGA内部包括了两个通道的抽取模块、子带FIR滤波模块、IFFT模块、CORDIC模块，一个PDW测量模块，一个全局时钟模块，一个A/D工作模式配置模块以及一个PLL配置模块。其中外部输入时钟clk驱动全局时钟模块产生系统所需各类时钟，A/D工作模式配置模块完成对外部高速ADC08D1000芯片的配置，PLL配置模块完成对外部锁相环PLL芯片的配置，两通道采样数据经过抽取模块后，输出到子带FIR滤波模块，子带滤波模块将滤波后数据送给IFFT模块，IFFT模块将输出数据送给CORDIC模块，CORDIC模块将输出数据送给PDW测量模块，PDW测量模块输出可以得到脉冲描述字(PDW)。
结合图4，具体说明一下基于FPGA的S波段被动雷达截获接收装置的工作流程：
步骤401：模块配置阶段：将系统输入时钟clk输入到全局时钟模块，其输出时钟作为驱动时钟，去完成A/D工作模式配置、PLL模块配置；
步骤402：数据抽取阶段：分别将高速A/D(7)输出的通道1和通道2的采样数据送到抽取模块，分别完成采样数据的D倍抽取，其中抽取数D＝M/2(M为子带滤波信道数目)，抽取后的数据进行(1，j，-1，-j)的符号变换后输出，经过符号变换后的数据为复信号；
步骤403：子带滤波阶段：分别将通道1和通道2经抽取模块输出的复信号数据送到子带FIR滤波模块，子带FIR滤波模块构造方法：首先利用MATLAB构造一个FIR原型低通滤波器；其次，将该原型低通滤波器系数进行M倍抽取，共得到M组子带FIR滤波器系数；再次，在FPGA内部调用FIR滤波器IP核，并将M组子带FIR滤波器系数分别导入到M个FIR滤波器IP核中；最后，生成子带FIR滤波器模块；
步骤404：并行IFFT阶段：分别将通道1和通道2子带FIR滤波模块输出数据送到IFFT模块，IFFT模块对M个子带滤波信道的数据进行并行IFFT运算，其中并行IFFT运算采用基-2算法实现，为了满足IFFT运算，M一般满足M＝2L(L为正整数)，基-2IFFT算法核心是蝶形运算单元，为了实现M点并行IFFT运算，蝶形运算的级数为L级。
步骤405：相位和幅度提取阶段：分别将通道1和通道2IFFT模块输出的数据送到CORDIC模块，CORDIC模块利用CORDIC算法矢量模式对IFFT模块输出的I、Q量按公式换算出信号的相位φ和幅度A；
步骤406：PDW测量阶段：将CORDIC模块输出的数据信息送到PDW测量模块，利用公式可以得到瞬时频率f(n)，其中，相位φ(n)为相位，Ts为采样周期。将两个通道输出的瞬时相位进行相位解卷绕，即利用相位后向差分，在瞬时相位φk[n]上再加上一个修正的相位序列ψ[n]，其初值为ψ[n]＝0，并满足：
经过PDW测量模块的输出信息包括了频率码、相位差、脉冲宽度、I和Q量以及脉冲重复周期(PRI)等。
Claims (1)
1.基于FPGA的S波段被动雷达截获接收装置信号处理方法，包括如下具体步骤：
基于FPGA的S波段被动雷达截获接收装置，包括覆盖S波段的天线组(1)、高频放大器HFA及分路器(2)、第一混频组件(3)、第二混频组件(4)、频踪器(5)、截获接收机(6)，截获接收机(6)由信道化处理和测频分选跟踪组成，天线组(1)接收S波段雷达信号，经过高频放大器HFA及分路器(2)后，一路输出直接送给截获接收机(6)中的测频分选跟踪(62)，另一路信号送给第一混频组件(3)，同时频综器(5)输出给第一混频组件，两者混频后输出送给第二混频组件(4)，第二混频组件(4)输出中频信号送给截获接收机(6)的信道化处理(61)，测频分选跟踪(62)输出控制码到频综器(5)；
截获接收机部分由高速A/D(7)、FPGA(8)、电源模块(9)、锁相环PLL(10)、晶振(11)、EPROM(12)和电源模块(13)组成，其中两路中频IF1和IF2信号送给高速A/D(7)，输出采样数据和参考时钟送给FPGA(8)，FPGA(8)输出A/D配置数据到高速A/D(7)，FPGA(8)通过SPI配置接口输出配置数据到锁相环PLL(10)，晶振(11)输出参考时钟到锁相环PLL(10)，锁相环PLL(10)输出采样时钟到高速A/D(7)，电源模块(9)输出+1.9V电压到高速A/D(7)，EPROM(12)配置数据到FPGA(8)，电源模块(13)提供+1.1V、+1.8V、+3.3V、+2.5V四种电压到FPGA(8)；
步骤401：模块配置阶段：将系统输入时钟clk输入到全局时钟模块，其输出时钟作为驱动时钟，去完成A/D工作模式配置、PLL模块配置；
步骤402：数据抽取阶段：分别将高速A/D(7)输出的通道1和通道2的采样数据送到抽取模块，分别完成采样数据的D倍抽取，其中抽取数D＝M/2，M为子带滤波信道数目，抽取后的数据进行(1，j，-1，-j)的符号变换后输出，经过符号变换后的数据为复信号；
步骤403：子带滤波阶段：分别将通道1和通道2经抽取模块输出的复信号数据送到子带FIR滤波模块，子带FIR滤波模块构造方法：首先利用MATLAB构造一个FIR原型低通滤波器；其次，将该原型低通滤波器系数进行M倍抽取，共得到M组子带FIR滤波器系数；再次，在FPGA内部调用FIR滤波器IP核，并将M组子带FIR滤波器系数分别导入到M个FIR滤波器IP核中；最后，生成子带FIR滤波器模块；
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Granted publication date: 20170524 |
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