CN104641470B - 鳍宽依赖性降低的soi finfet - Google Patents

鳍宽依赖性降低的soi finfet Download PDF

Info

Publication number
CN104641470B
CN104641470B CN201380048327.XA CN201380048327A CN104641470B CN 104641470 B CN104641470 B CN 104641470B CN 201380048327 A CN201380048327 A CN 201380048327A CN 104641470 B CN104641470 B CN 104641470B
Authority
CN
China
Prior art keywords
finfet
finfet transistors
transistors
voltage
backgate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201380048327.XA
Other languages
English (en)
Other versions
CN104641470A (zh
Inventor
F·霍夫曼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of CN104641470A publication Critical patent/CN104641470A/zh
Application granted granted Critical
Publication of CN104641470B publication Critical patent/CN104641470B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7856—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with an non-uniform gate, e.g. varying doping structure, shape or composition on different sides of the fin, or different gate insulator thickness or composition on opposing fin sides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及一种使至少第一finfet晶体管(1000)和第二finfet晶体管(1000)极化的方法，其中，所述第一finfet晶体管的鳍宽大于所述第二finfet晶体管的鳍宽(W1)，并且所述第一finfet晶体管和所述第二finfet晶体管均具有背栅(1600)，并且所述方法包括以下步骤：将相同的第一电压施加在所述第一finfet晶体管的背栅上和所述第二finfet晶体管的背栅上，以减小所述第一finfet晶体管的关断电流值与所述第二finfet晶体管的关断电流值之间的差异。

Description

鳍宽依赖性降低的SOI FINFET
本发明涉及半导体技术的领域。更具体地将，它涉及finfet(鳍式场效晶体管)晶体管的领域。更具体地讲，涉及一种用于使finfet晶体管极化的方法和对应结构。
半导体技术追随着减小诸如金属线、电阻器、二极管、晶体管等的集成元件的尺寸的不变趋势。尺寸的减小使得单个集成电路内能够有更多器件，从而向用户提供更高级的功能。然而，现代半导体技术的极小尺寸使得越来越难以不仅进一步减小它们而且精确地控制它们。
具体地讲，在finfet晶体管的领域，在处理鳍宽低于(例如)20纳米的晶体管时，在整个晶片内或者甚至单个芯片内得到鳍宽的单一精确值在技术上相当复杂。具体地讲，对于使用这种小尺寸的技术，通过双图案化来限定鳍的宽度，这种技术导致在晶片上鳍宽的一系列值。这里，finfet旨在是具有垂直侧壁或具有倾斜侧壁的finfet或者双栅finfet。
然而，finfet的阈值电压VT取决于鳍的宽度。晶体管的关断电流也取决于阈值电压VT。因此，如果在整个晶片上鳍宽不是单一公共值，而是一系列值，则随着鳍宽变化，关断电流将随晶体管不同而显著改变，从而引起关断电流值的差异(spread)。
鉴于该问题而作出本发明，本发明的目的是提供一种即使在鳍宽存在值的分布的情况下，也使得能够控制晶体管的阈值电压VT，进而降低关断电流的差异的技术。
本发明可涉及一种使至少第一finfet晶体管和第二finfet晶体管极化的方法，其中，所述第一finfet晶体管的鳍宽可大于所述第二finfet晶体管的鳍宽(W1)，并且所述第一finfet晶体管和所述第二finfet晶体管均可具有背栅，并且所述方法可包括将相同的第一电压施加在所述第一finfet晶体管的背栅上和所述第二finfet晶体管的背栅上，以减小所述第一finfet晶体管的关断电流值与所述第二finfet晶体管的关断电流值之间的差异。另外，本发明可涉及一种包括第一finfet晶体管和第二finfet晶体管的半导体结构，其中，所述第一finfet晶体管的鳍宽可大于所述第二finfet晶体管的鳍宽，并且所述第一finfet晶体管和所述第二finfet晶体管均可具有背栅，并且其中，所述第一finfet晶体管的背栅和所述第二finfet晶体管的背栅连接到单个第一电压源，以减小所述第一finfet晶体管的关断电流值与所述第二finfet晶体管的关断电流值之间的差异。
这提供了这样的有益效果：可利用简单且鲁棒的设计减小关断电流差异。
在一些实施方式中，所述方法还可包括使至少第三finfet晶体管和第四finfet晶体管极化，其中，所述第三finfet晶体管的鳍宽可大于所述第四finfet晶体管的鳍宽，并且所述第三finfet晶体管和所述第四finfet晶体管均可具有背栅，并且所述方法可包括将相同的第二电压施加在所述第三finfet晶体管的背栅上和所述第四finfet晶体管的背栅上，以减小所述第三finfet晶体管的关断电流值与所述第四finfet晶体管的关断电流值之间的差异。类似地，对应半导体结构至少还可包括第三finfet晶体管和第四finfet晶体管，其中，所述第三finfet晶体管的鳍宽可大于所述第四finfet晶体管的鳍宽，并且所述第三finfet晶体管和所述第四finfet晶体管均可具有背栅，并且其中，所述第三finfet晶体管的背栅和所述第四finfet晶体管的背栅可连接到单个第二电压源，以减小所述第三finfet晶体管的关断电流值与所述第四finfet晶体管的关断电流值之间的差异。
在一些实施方式中，第一finfet晶体管和第二finfet晶体管均可为NMOS型晶体管。另外，在一些实施方式中，第三finfet晶体管和第四finfet晶体管均可为PMOS型晶体管。此外，在一些实施方式中，第一电压和第二电压可具有相反的极性。
这提供了这样的有益效果：可利用简单且鲁棒的设计针对NMOS和PMOS型晶体管二者实现关断电流差异的减小。另外，可仅利用两个校正电压值在包括NMOS和PMOS晶体管二者的整个晶片上实现所述减小。
在一些实施方式中，finfet晶体管中的任一个可以是具有垂直侧壁的finfet或者具有倾斜侧壁的finfet或者双栅finfet中的任一个。
现在将利用有利实施方式并参照附图通过示例更详细地描述本发明。所描述的实施方式仅是可能配置，然而其中，各个特征可如上所述彼此独立地实现，或者可被省略，或者可在不同的实施方式之间组合。向图中所示的相同元件提供相同的标号。与不同图中所示的相同元件有关的描述部分可被省略。附图中：
图1A、图2A和图3A示意性地示出根据本发明的实施方式的finfet的三维图；
图1B、图2B和图3B分别示意性地示出图1A、图2A和图3A的finfet的剖视图；
图4A至图4B示意性地示出根据本发明的实施方式的相对于施加在其背栅上的电压，较小宽度的finfet的行为；
图5A至图5B示意性地示出根据本发明的实施方式的相对于施加在其背栅上的电压，较大宽度的finfet的行为；
图6A和图6B示意性地示出根据本发明的实施方式的相对于是否存在施加在其背栅上的电压，finfet的关断电流对电压特性。
现在将参照图1A描述根据本发明的实施方式的finfet 1000。
可从图1A看出，finfet 1000包括栅极1100、漏极1200、源极1300以及在栅极下面的硅沟道区域1400。硅沟道区域1400通过绝缘层1700与栅极分离。在硅沟道区域1400内，靠近绝缘层1700的层充当沟道，以用于传导沟道载流子。
如上所述，硅沟道区域或鳍的宽度W1可大约为20nm或更小。finfet 1000被实现在至少将硅沟道区域1400与下面的半导体层1600分离的绝缘层1500上。具体地讲，半导体层1600可用作硅沟道区域1400的背栅1600，而栅极1100可用作硅沟道区域1400的前栅1100。
半导体层1600可以是(例如)硅，而绝缘层1500或1700可以是(例如)SiO2，或者尤其是，1700可以是高k介电层。在这种情况下，finfet 1000可被实现在所谓的绝缘体上硅(SOI)晶片上。然而，本发明不限于此，finfet可利用将使得finfet 1000能够具有经受至少两个栅极的影响的硅沟道区域1400的任何技术来实现。此外，在图1A中，漏极1200、源极1300和硅沟道区域1400被表示成在绝缘层1500的顶部上的隔离材料块。对于本领域技术人员而言将清楚的是，这仅是为了易于表示，也可通过适当地掺杂对应区域来在绝缘层1500的顶部上的半导体层(未示出)上实现那些元件。类似地，利用特定形状表示了栅极1100。然而本发明不限于此，栅极1100可实现成任何形状，只要前栅1100通过在至少两面交叠硅沟道区域1400来实现finfet即可。
图1B示意性地示出栅极1100下方的硅沟道区域1400的多个另选剖视图。具体地讲，finfet 1000对应于图1A的finfet 1000，其中栅极1100环绕硅沟道区域1400并且具有围绕它的垂直壁。Finfet 1000A是图1A的finfet 1000的另选实现方式，其中栅极1100的壁环绕硅沟道区域1400但是倾斜。Finfet 1000B也是另选实现方式，其中栅极1100具有两个独立的壁1100A和1100B，各个壁在硅沟道区域1400的一侧，从而实现双栅finfet。
图2A和图3A对应于图1A，其中，进一步示出了剖面A-A’和B-B’。图2B和图3B是图2A和图3A的三维图的二维剖视图。具体地讲，图2B示出图2A沿平面A-A’截取的剖视图。类似地，图3B示出图3A沿平面B-B’截取的剖视图。
可从图2B和图3B看出，finfet 1000还包括将硅沟道区域1400与前栅1100分离的绝缘层1700。这样，前栅1100和背栅1600二者分别通过绝缘层1700和绝缘层1500与硅沟道区域1400分离。绝缘层1700和绝缘层1500的材料和厚度不必相同。例如，关于尺寸，绝缘层1700的物理厚度可在几纳米的范围内，而绝缘层1500可更厚(例如，10nm或更厚)。在一些实施方式中，硅沟道区域1400还可包括掺杂区域1401。例如，掺杂区域1401可以是nMOS晶体管的n+掺杂区域。
如上所述，当在晶片上或芯片中(例如，在半导体层1600上)实现多个finfet 1000时，存在鳍宽W1难以控制为单一精确值的问题。这导致鳍宽W1存在多个值，从而导致多个不同的阈值电压VT(各个值与不同的鳍宽W1关联)，继而导致多个不同的关断电流值(各个值同样与不同的鳍宽W1关联)。具体地讲，当宽度W1增加时，对于施加在栅极1100上的相同的栅电压，关断电流往往也增加。这导致不可靠和/或复杂的电路，因为对于仅几纳米的宽度改变，关断电流的变化可在一个或两个数量级或者可能更高的范围内。
本发明通过在finfet的背栅上施加电压来解决这一问题。具体地讲，现在将参照图4A至图4B、图5A至图5B以及图6A至图6B来说明在背栅1600上施加电压的影响。
图4A对应于图2B，提供了具有鳍宽W1并且在背栅1600上施加有零或低电压值的finfet 1000的剖视图。图4B对应于图4A，然而其中，在背栅1600上施加电压V1，V1的值大于图4A中施加到finfet 1000的电压值。具体地讲，对于鳍宽W1在10nm至20nm的范围内并且厚度T1在20nm至40nm的范围内的NMOS型finfet，电压V1可在0V至-5V的范围内。
在图4B中，线4800表示由于施加在背栅1600上的电压V1的影响而延伸到硅沟道区域1400中的等势电压线4800或者恒定电势线。可以看出，当电压V1被施加到背栅时，对于在10nm至40nm的范围内的硅厚度以及在10nm至25nm的范围内的绝缘层1500厚度，等势线4800延伸到硅沟道区域中至最大深度D1。等势线4800在硅沟道区域1400内的延伸从图形上示出了电压V1对finfet 1000的影响。从电的角度，施加电压V1导致finfet 1000的阈值电压增大。相对于没有电压V1施加到背栅1600的情况(例如图4A中)，等势线4800向硅沟道区域1400中延伸越多，finfet 1000的阈值电压增大得越多。因此，由于电压V1的施加，与图4A相比，图4B的情况下的阈值电压增大。
图5A至图5B对应于图4A至图4B，不同的是硅沟道区域1400的宽度从值W1增大至值W2，W2大于W1。如上所述，这可由于finfet的制造工艺，由鳍宽值的分布而导致。因此，图4A至图4B的finfet 1000和图5A至图5B的finfet 1000二者可同时存在于单个芯片或晶片上。
在图5A中，像图4A一样，没有电压或者很小值的电压施加到背栅1600。然后像图4一样，背栅1600的影响没有导致硅沟道区域1400中的等势线。对称地，在图5B的情况下，与图4B相同的电压值V1施加到背栅1600。同样在这种情况下，电压V1的施加导致在硅沟道区域1400内延伸的等势线5800的出现。然而，由于图5B的finfet 1000的宽度W2大于图4B的finfet 1000的宽度W1，所以背栅1600上的相同电压V1的影响被放大。换言之，可从图5B看出，等势线5800进一步延伸到硅沟道区域1400中达深度D2，该深度D2小于等势线4800的深度D1。如上所述，等势线5800的延伸从图形上表示施加在背栅1600上的电压V1对finfet1000的阈值电压VT的影响。因此，随着等势线5800进一步向硅沟道区域1400中扩展，电压V1对图5B的finfet 1000的阈值电压VT的影响大于相同电压V1对图4B的finfet 1000的影响。换言之，即使在两种情况下将相同的电压V1施加在背栅1600上，图5B的finfet1000的阈值电压VT与图4B的finfet 1000的阈值电压VT相比增加得更多。换言之，当鳍宽从值W1增大至值W2时，背栅1600上的相同电压V1实现对阈值电压VT的更明显的影响。这是有益的，因为具有较大鳍宽(例如，W2)的finfets 1000的阈值电压VT低于具有较小鳍宽(例如，W1)的finfets 1000的阈值电压VT。因此，对于具有较小固有阈值电压VT的那些晶体管(例如图5A至图5B中所示的晶体管)，阈值电压增加得较多，对于具有较大固有阈值电压VT的那些晶体管(例如图4A至图4B中所示的晶体管)，阈值电压增加得较少。因此，与相同电压V1对较小宽度晶体管的影响相比，相同背栅电压V1对较大宽度晶体管的较大影响更大程度地校正其阈值电压VT。这导致针对不同鳍宽的自调节VT。
图6A(其中V1较低，例如零伏)和图6B示意性地示出在finfet 1000的背栅1600上施加电压V1的影响。具体地讲，图6A和图6B均表示对数Y轴上的电流随线性X轴上的施加在栅极1100上的前栅电压的变化。
可以看出，如预期的，随着前栅电压的增加，电流大体增加。另外，可从图6A看出，绘制了与具有不同鳍宽的finfet 1000对应的多条曲线6901-6903。具体地讲，与曲线6901对应的finfet 1000的硅沟道区域1400的宽度大于与曲线6902对应的宽度，而与曲线6902对应的宽度大于与曲线6903对应的宽度。这可以这样看出：在与X轴和Y轴的交点对应的例如0V的恒定栅电压值处，曲线6901表现出关断电流I1，I1大于I2，而I2大于I3。这意味着与三条曲线当中具有最大宽度的曲线6901对应的晶体管的阈值电压VT是三个中最小的。相反，与三条曲线当中具有最小宽度的曲线6903对应的晶体管的阈值电压VT是三个中最大的。
具体地讲，曲线6901-6903的阈值电压VT分别被示意性地表示为VT6901、VT6902和VT6903。因此，当施加在背栅上的电压V1较低(例如，为0伏)时，图6A中的VT的差异可被定义为deltaVT(6A)，并且由VT6903-VT6901给出。
如上所述，曲线6901-6903的关断电流的值之差DIFF1、DIFF2使得电路中的具有一系列的鳍宽值的finfet 1000的使用复杂化或者使得其无法使用。然而，如上所述，这可通过在背栅1600上施加电压V1来解决。具体地讲，图6B示出当电压V1施加在其背栅上时，用于获得曲线6901-6903的三个finfet的相同电特性。
可从图6B看出，分别基于用于曲线6901-6903的finfet实现的曲线6904-6906表现出小于对应值I2与I3之差DIFF1的值I5与I6之差DIFF3。类似地，曲线6904-6906表现出小于对应值I1与I3之差DIFF2的值I4与I6之差DIFF4。换言之，在背栅1600上施加电压V1减小了由表示用于曲线6901-6903和6904-6906的finfet的不同宽度的一系列值引起的关断电流的值的差异。这是由于这样的事实：在最需要的地方(在较大宽度晶体管上)阈值电压VT的校正更有效，而在较不需要的地方(在较小宽度晶体管上)阈值电压VT的校正较弱。即，由于电压V1的施加，由晶体管的不同宽度引起的关断电流之差被减小。
具体地讲，曲线6904-6906的阈值电压VT分别被示意性地表示为VT6904、VT6905和VT6906。因此，图6B中的VT的差异可被定义为deltaVT(6B)，并且由VT6906-VT6904给出。如上所述利用具有值V1的电压，图6B的阈值电压VT的差异因此小于图6A。换言之，deltaVT(6B)<deltaVT(6A)。因此，如上所述施加电压V1有助于得到晶片上的较小VT分布，并且还降低漏电流。
具体地讲，电压V1的施加导致各自分别小于对应关断电流I1、I2和I3的关断电流I4、I5和I6。同时，由于通过电压V1实现的阈值电压VT的校正在与曲线6901对应的较大宽度晶体管上更有效，所以与I3与对应值I6之间关断电流的减小相比，在值I1与对应值I4之间关断电流的减小更强。
因此，如上所述，本发明实现了利用由在finfet晶体管的背栅1600上施加电压V1组成的简单且有效的方法减小finfet晶体管1000的关断电流的差异。由于在更需要的地方(在较大宽度晶体管上)电压V1的影响更明显，所以该方法可有利地用于减小整个芯片或晶片上的关断电流差异，同时在不同区域中使用单一电压值V1或者电压V1的值的数量减少，这极大地简化了芯片的设计，因为不需要针对各个单一finfet晶体管的利用可能特定电压的特定校正。
尽管在上述实施方式中，参照使用半导体层1600实现背栅描述了finfet 1000，本发明不限于此。另选地或另外地，背栅可通过诸如金属的导体层来实现。
另外，尽管上面参照了NMOS型晶体管，但是本领域技术人员将理解，对应技术也可应用于PMOS晶体管，特别是同时应用于NMOS型晶体管和PMOS型晶体管。在存在两种类型的晶体管的情况下，如果需要，两个电压值可用于关断电流的差异的校正，一个电压值V1用于NMOS型finfet，一个电压值V2用于PMOS型finfet。例如，尽管V1可以是负电压，V2可以是正电压。甚至更具体地，V1和V2可以彼此对称，以减小设计的复杂度。
另外，对于本领域技术人员而言将清楚的是，上述数值仅是得到本发明的有益效果的值的许多可能组合中的一个。具体地讲，施加在finfet 1000的背栅1600上的电压值将取决于例如晶片上的鳍宽W1、W2的分布以及绝缘层1500的厚度值等等，用于关断电流差异的期望校正的理想电压值V1可利用标准半导体电仿真软件或者启发式方法来计算。
另外，将清楚的是，尽管参照图6A和图6B描述了具有三个finfet的示例，但是本发明不限于此，而是可应用于任何数量的finfet。有利地，由于将施加在finfet的背栅上的校正电压的值的数量减少，本发明可利用简单的电路同时应用于几千个finfet或者甚至更多finfet。
另外，电压的施加不需要在芯片操作期间恒定。例如，如果需要，校正电压V1和/或V2可仅按照特定间隔(例如，在芯片待命期间)施加到背栅1600，或者在芯片的子组件待命期间施加到那些子组件。甚至更具体地讲，可在电路操作期间施加不同值的电压V1和/或V2。例如，可在电路待命期间施加具有较大校正影响的电压值V1，以使关断电流差异的校正最大化并且降低关断电流的总值，而可在电路操作期间施加具有较小校正影响的电压值V1以使得计算更快。

Claims (12)

1.一种使至少第一finfet晶体管(1000)和第二finfet晶体管(1000)极化的方法，
其中，所述第一finfet晶体管的鳍宽(W2)大于所述第二finfet晶体管的鳍宽(W1)，并且所述第一finfet晶体管和所述第二finfet晶体管这二者具有背栅(1600)，并且
所述方法包括以下步骤：将相同的恒定第一电压(V1)施加在所述第一finfet晶体管的背栅上和所述第二finfet晶体管的背栅上，以减小所述第一finfet晶体管的关断电流值(I1)与所述第二finfet晶体管的关断电流值(I2)之间的差异(DIFF2)。
2.根据权利要求1所述的方法，其中，第一finfet晶体管和第二finfet晶体管这二者是NMOS型晶体管。
3.根据权利要求2所述的方法，该方法还包括以下步骤：使至少第三finfet晶体管(1000)和第四finfet晶体管(1000)极化，
其中，所述第三finfet晶体管的鳍宽(W2)大于所述第四finfet晶体管的鳍宽(W1)，并且所述第三finfet晶体管和所述第四finfet晶体管这二者具有背栅(1600)，并且
所述方法包括以下步骤：将相同的第二电压(V2)施加在所述第三finfet晶体管的背栅上和所述第四finfet晶体管的背栅上，以减小所述第三finfet晶体管的关断电流值(I1)与所述第四finfet晶体管的关断电流值(I2)之间的差异(DIFF2)。
4.根据权利要求3所述的方法，其中，第三finfet晶体管和第四finfet晶体管这二者是PMOS型晶体管。
5.根据权利要求4所述的方法，其中，所述第一电压和所述第二电压具有相反的极性。
6.根据任何前述权利要求所述的方法，其中，所述finfet晶体管中的任一个是具有垂直侧壁的finfet或者具有倾斜侧壁的finfet或者双栅finfet中的任一个。
7.一种半导体结构，该半导体结构包括第一finfet晶体管(1000)和第二finfet晶体管(1000)，
其中，所述第一finfet晶体管的鳍宽(W2)大于所述第二finfet晶体管的鳍宽(W1)，并且所述第一finfet晶体管和所述第二finfet晶体管这二者具有背栅(1600)，并且
其中，所述第一finfet晶体管的背栅和所述第二finfet晶体管的背栅连接到单个恒定第一电压源(V1)，以减小所述第一finfet晶体管的关断电流值(I1)与所述第二finfet晶体管的关断电流值(I2)之间的差异(DIFF2)。
8.根据权利要求7所述的半导体结构，其中，第一finfet晶体管和第二finfet晶体管这二者是NMOS型晶体管。
9.根据权利要求8所述的半导体结构，该半导体结构还包括至少第三finfet晶体管(1000)和第四finfet晶体管(1000)，
其中，所述第三finfet晶体管的鳍宽(W2)大于所述第四finfet晶体管的鳍宽(W1)，并且所述第三finfet晶体管和所述第四finfet晶体管这二者具有背栅(1600)，并且
其中，所述第三finfet晶体管的背栅和所述第四finfet晶体管的背栅连接到单个第二电压源(V2)，以减小所述第三finfet晶体管的关断电流值(I1)与所述第四finfet晶体管的关断电流值(I2)之间的差异(DIFF2)。
10.根据权利要求9所述的半导体结构，其中，第三finfet晶体管和第四finfet晶体管这二者是PMOS型晶体管。
11.根据权利要求10所述的半导体结构，其中，所述第一电压源和所述第二电压源被配置为提供极性彼此相反的电压。
12.根据权利要求7至11中的任一项所述的半导体结构，其中，所述finfet晶体管中的任一个是具有垂直侧壁的finfet或者具有倾斜侧壁的finfet或者双栅finfet中的任一个。
CN201380048327.XA 2012-09-17 2013-09-10 鳍宽依赖性降低的soi finfet Active CN104641470B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1258696 2012-09-17
FR1258696A FR2995722B1 (fr) 2012-09-17 2012-09-17 Finfet en silicium sur isolant avec une dependance reduite vis-a-vis de la largeur du fin
PCT/EP2013/068706 WO2014040981A1 (en) 2012-09-17 2013-09-10 Soi finfet with reduced fin width dependence

Publications (2)

Publication Number Publication Date
CN104641470A CN104641470A (zh) 2015-05-20
CN104641470B true CN104641470B (zh) 2018-01-05

Family

ID=47257922

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380048327.XA Active CN104641470B (zh) 2012-09-17 2013-09-10 鳍宽依赖性降低的soi finfet

Country Status (4)

Country Link
US (1) US9640664B2 (zh)
CN (1) CN104641470B (zh)
FR (1) FR2995722B1 (zh)
WO (1) WO2014040981A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425601B (zh) * 2013-08-30 2018-02-16 中国科学院微电子研究所 半导体器件及其制造方法
US9620645B1 (en) * 2015-09-30 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with ultra-thin body and method for forming the same
CN108091639B (zh) * 2016-11-23 2020-05-08 中芯国际集成电路制造(北京)有限公司 半导体电阻及其制造方法
US11232989B2 (en) * 2018-11-30 2022-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Devices with adjusted fin profile and methods for manufacturing devices with adjusted fin profile
CN111710713B (zh) * 2020-05-12 2023-12-26 中国科学院微电子研究所 一种鳍式场效应晶体管及其制作方法、电子设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101009286A (zh) * 2006-01-25 2007-08-01 株式会社东芝 半导体存储器及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4518180B2 (ja) * 2008-04-16 2010-08-04 ソニー株式会社 半導体装置、および、その製造方法
US8049214B2 (en) * 2008-08-08 2011-11-01 Texas Instruments Incorporated Degradation correction for finFET circuits

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101009286A (zh) * 2006-01-25 2007-08-01 株式会社东芝 半导体存储器及其制造方法

Also Published As

Publication number Publication date
CN104641470A (zh) 2015-05-20
FR2995722A1 (fr) 2014-03-21
US20150214372A1 (en) 2015-07-30
WO2014040981A1 (en) 2014-03-20
US9640664B2 (en) 2017-05-02
FR2995722B1 (fr) 2015-07-17

Similar Documents

Publication Publication Date Title
CN104641470B (zh) 鳍宽依赖性降低的soi finfet
US9287357B2 (en) Integrated circuits with Si and non-Si nanosheet FET co-integration with low band-to-band tunneling and methods of fabricating the same
Moon et al. Investigation of silicon nanowire gate-all-around junctionless transistors built on a bulk substrate
Holtij et al. Threshold voltage, and 2D potential modeling within short-channel junctionless DG MOSFETs in subthreshold region
US20130193513A1 (en) Multi-Gate Field Effect Transistor with a Tapered Gate Profile
US9768311B2 (en) Semiconductor tunneling device
Park et al. Back biasing effects in tri-gate junctionless transistors
Jeon et al. Effects of channel width variation on electrical characteristics of tri-gate Junctionless transistors
Jain et al. Impact of underlap spacer region variation on electrostatic and analog performance of symmetrical high-k SOI FinFET at 20 nm channel length
Amin et al. Analog performance investigation of misaligned double gate junctionless transistor
US9257984B2 (en) Multi-threshold circuitry based on silicon-on-insulator technology
US20160379928A1 (en) Finfet power supply decoupling
Park et al. Impact of channel width on back biasing effect in tri-gate MOSFET
US20150001630A1 (en) Structure and methods of fabricating y-shaped dmos finfet
Jha et al. Comparison of LER induced mismatch in NWFET and NSFET for 5-nm CMOS
Lou et al. Suppression of subthreshold characteristics variation for junctionless multigate transistors using high-k spacers
Singh et al. Performance analysis of SiGe double-gate N-MOSFET
Mohammadi et al. A review on modeling the channel potential in multi-gate MOSFETs
Singh et al. Charge-plasma based cylindrical nanowire FET for low-noise and high sensing
Liu et al. The optimal design of 15 nm gate-length junctionless SOI FinFETs for reducing leakage current
Coquand et al. Comparative simulation of TriGate and FinFET on SOI: Evaluating a multiple threshold voltage strategy on triple gate devices
Kumar et al. Study of digital/analog performance parameters of misaligned gate recessed double gate junctionless field-effect-transistor for circuit level application
Park et al. Threshold voltage tuning technique in Gate-All-Around MOSFETs by utilizing gate electrode with potential distribution
Holtij et al. 2D analytical calculation of the parasitic source/drain resistances in DG-MOSFETs using the conformal mapping technique
Trevisoli et al. A new series resistance extraction method for junctionless nanowire transistors

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant