CN104614756A - 一种核素能谱数字化采集系统及其采集方法 - Google Patents
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Abstract
本发明涉及核辐射探测技术领域，提供一种核素能谱数字化采集系统及其采集方法，该系统包括放大电路、高速ADC电路、FPGA电路、ARM处理器电路，所述放大电路的输出端与高速ADC电路相连，高速ADC电路的输出端与FPGA电路相连，FPGA电路的输出端与ARM处理器电路相连。本发明能够对输入的核脉冲信号进行数字化采样和处理，降低能谱数据中的噪声，提高核素峰的分辨率。
Description
技术领域
本发明涉及核辐射探测技术领域，具体地说是一种核素能谱数字化采集系统及其采集方法。
背景技术
在核素分析和识别过程中，需要对通过前端电子学获取核探测器输出的指数衰减脉冲信号，并从脉冲信号中提取其能量信息形成能谱数据，然后通过数字计算机对能谱数据进行处理和核素分析。
现有的能谱采集电子学系统通常是由模拟电路实现的，但由于在脉冲处理链路中各级模拟器件会不断引入噪声，且易受到温度等外部环境的影响，因此会降低采集到的能谱核素峰的分辨率，从而降低核素分析的准确度。然而数字化能谱采集方法能有效解决这一问题，将核脉冲进行数字化采样，由于在采样后的数字化处理过程中不会引入噪声且不受到温度等环境因素的影响，因此能有效提高能谱数据中各个核素峰的分辨率。
发明内容
本发明的目的就是为了克服上述现有技术中的不足之处，提供一种核素能谱数字化采集系统及其采集方法，能够对输入的核脉冲信号进行数字化采样和处理，降低能谱数据中的噪声，提高核素峰的分辨率。
本发明的目的是通过如下技术措施来实现的。
一种核素能谱数字化采集系统，包括放大电路、高速ADC电路、FPGA电路、ARM处理器电路，所述放大电路的输出端与高速ADC电路相连，高速ADC电路的输出端与FPGA电路相连， FPGA电路的输出端与ARM处理器电路相连；所述FPGA电路包括二阶差分滤波器与梯形滤波器，所述二阶差分滤波器的输入端与高速ADC电路的输出端相连，二阶差分滤波器的输出端经比较器与过零检测模块相连，过零检测模块的输出端与峰值提取模块相连，所述梯形滤波器的输入端与高速ADC电路的输出端相连，梯形滤波器的输出端与基线估计模块和基线扣除模块相连，基线扣除模块的输出端与峰值提取模块相连，峰值提取模块的输出端与存储器相连，存储器经外部总线接口与ARM处理器电路相连。
本发明还提供了一种上述核素能谱数字化采集系统的采集方法，包括以下步骤：
（1）放大电路对核探测器输出的指数衰减信号的幅值进行放大处理，使得放大后的核脉冲信号的峰值等于高速ADC输入量程的上限；
（2）高速ADC电路对放大后的核脉冲信号进行离散化采样，将核脉冲模拟信号转换为数字信号输出至FPGA电路；
（3）FPGA电路接收高速ADC电路输出的数字化核脉冲信号，通过其内部的二阶差分滤波器、梯形滤波器、比较器、过零检测模块、基线估计模块、峰值采样模块获取其峰幅信息，并将这些峰值信息存储在内部存储器中；
（4）ARM处理器电路通过FPGA的外部总线接口读取存储在FPGA内部存储器中的脉冲峰值信息，并对其进行累积从而形成能谱数据。
本发明核素能谱数字化采集系统及其采集方法，结构简单，操作方便，能够对输入的核脉冲信号进行数字化采样和处理，有效降低能谱数据中的噪声，提高核素峰的分辨率。
附图说明
图1 是本发明实施例中的放大电路连接图。
图2 是本发明实施例中FPGA电路的内部原理图。
图3 是本发明实施例中FPGA电路信号处理示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
本发明实施例提供了一种核素能谱数字化采集系统，主要由放大电路、高速ADC电路、FPGA电路、ARM处理器电路构成，所述放大电路的输出端与高速ADC电路相连，高速ADC电路的输出端与FPGA电路相连， FPGA电路的输出端与ARM处理器电路相连。
如图1所示为放大电路连接图，其中电阻R1与电位器R2以及放大器U1构成正向放大电路，所述电阻R1接放大器U1的负极输入端，电位器R2接在放大器U1的负极输入端和输出端之间，通过调整电位器R2的阻值以改变放大电路的方法倍数，使得放大后的脉冲信号的峰值等于高速ADC输入量程的上限，电容C1并联在电位器R2的两端，电容C1产生的积分效应能有效滤除脉冲信号中的高频噪声，提高输出信号的信噪比。
如图2所示为FPGA电路的内部原理图。所述FPGA电路包括二阶差分滤波器与梯形滤波器，所述二阶差分滤波器的输入端与高速ADC电路的输出端相连，二阶差分滤波器的输出端经比较器与过零检测模块相连，过零检测模块的输出端与峰值提取模块相连，所述梯形滤波器的输入端与高速ADC电路的输出端相连，梯形滤波器的输出端与基线估计模块和基线扣除模块相连，基线扣除模块的输出端与峰值提取模块相连，峰值提取模块的输出端与存储器相连，存储器经外部总线接口与ARM处理器电路相连。
本实施例还提供了上述核素能谱数字化采集系统的采集方法，包括以下步骤：
（1）放大电路对核探测器输出的指数衰减信号的幅值进行放大处理，通过调整电位器R2的阻值以改变放大电路的方法倍数，使得放大后的脉冲信号的峰值等于高速ADC输入量程的上限。
（2）高速ADC电路对放大后的核脉冲信号进行离散化采样，将核脉冲模拟信号转换为数字信号输出至FPGA电路。
（3）高速ADC电路输出信号为指数衰减信号，如图3a所示。当信号进入FPGA后分别被送到二阶差分滤波器与梯形滤波器中进行处理。二阶差分滤波器对输入信号进行二阶差分处理，其输出如图3b所示。该输出信号通过一个比较器与特定的阈值进行幅值比较，当其幅值大于该阈值时会使能过零检测模块。上述阈值可根据信噪比和噪声水平进行设定，阈值应略高于噪声水平，使得噪声不会产生误触发信号。当过零检测模块被使能时，它会对二阶差分滤波器的输出信号进行过零检测，并在其过零点处产生一个触发信号，如图3c所示。梯形滤波器将输入的指数脉冲信号转换为一个梯形信号，如图3d所示。基线估计模块对梯形滤波器输出的梯形信号进行基线估计，计算信号的基线值。基线扣除模块将梯形信号减去基线值以达到扣除基线的目的，消除基线漂移所带来的影响。峰值提取模块对滤除基线后的梯形信号进行峰值采样，峰值采样的采样点是将过零检测模块输出的触发进行延时，使其处于梯形信号的平顶区域的中点处，如图3e所示。采样得到的峰值能量信息被存储在FPGA的内部存储器中，存储器通过外部总线接口与ARM处理器相连接，使得ARM处理器能够访问FPGA的内部存储器读取脉冲峰值信息。
（4）ARM处理器电路通过FPGA的外部总线接口读取存储在FPGA内部存储器中的脉冲峰值信息，并对其进行累积从而形成能谱数据。
以上所述为本发明的较佳实施例而已，但本发明不局限于该实施例和附图所公开的内容。
Claims (4)
1.一种核素能谱数字化采集系统，包括放大电路、高速ADC电路、FPGA电路、ARM处理器电路，其特征是：所述放大电路的输出端与高速ADC电路相连，高速ADC电路的输出端与FPGA电路相连， FPGA电路的输出端与ARM处理器电路相连；所述FPGA电路包括二阶差分滤波器与梯形滤波器，所述二阶差分滤波器的输入端与高速ADC电路的输出端相连，二阶差分滤波器的输出端经比较器与过零检测模块相连，过零检测模块的输出端与峰值提取模块相连，所述梯形滤波器的输入端与高速ADC电路的输出端相连，梯形滤波器的输出端与基线估计模块和基线扣除模块相连，基线扣除模块的输出端与峰值提取模块相连，峰值提取模块的输出端与存储器相连，存储器经外部总线接口与ARM处理器电路相连。
2.根据权利要求1所述的核素能谱数字化采集系统，其特征是：所述放大电路包括电阻R1与电位器R2以及放大器U1，所述电阻R1接放大器U1的负极输入端，电位器R2接在放大器U1的负极输入端和输出端之间，通过调整电位器R2的阻值以改变放大电路的方法倍数，使得放大后的脉冲信号的峰值等于高速ADC输入量程的上限，电容C1并联在电位器R2的两端，电容C1产生的积分效应能有效滤除脉冲信号中的高频噪声，提高输出信号的信噪比。
3.一种如权利要求1所述的核素能谱数字化采集系统的采集方法，其特征是该方法包括以下步骤：
（1）放大电路对核探测器输出的指数衰减信号的幅值进行放大处理，使得放大后的核脉冲信号的峰值等于高速ADC输入量程的上限；
（2）高速ADC电路对放大后的核脉冲信号进行离散化采样，将核脉冲模拟信号转换为数字信号输出至FPGA电路；
（3）FPGA电路接收高速ADC电路输出的数字化核脉冲信号，通过其内部的二阶差分滤波器、梯形滤波器、比较器、过零检测模块、基线估计模块、峰值采样模块获取其峰幅信息，并将这些峰值信息存储在内部存储器中；
（4）ARM处理器电路通过FPGA的外部总线接口读取存储在FPGA内部存储器中的脉冲峰值信息，并对其进行累积从而形成能谱数据。
4.根据权利要求3所述的采集方法，其特征是步骤（3）中获取数字化核脉冲信号峰幅信息的具体操作为：
步骤一，高速ADC电路的输出信号为指数衰减信号，当信号进入FPGA后分别被送到二阶差分滤波器与梯形滤波器中进行处理；
步骤二，二阶差分滤波器对输入信号进行二阶差分处理，其输出信号通过一个比较器与特定的阈值进行幅值比较，当其幅值大于该阈值时会使能过零检测模块，当过零检测模块被使能时，它会对二阶差分滤波器的输出信号进行过零检测，并在其过零点处产生一个触发信号；
步骤三，梯形滤波器将输入的指数衰减信号转换为一个梯形信号，基线估计模块对梯形滤波器输出的梯形信号进行基线估计，计算信号的基线值，基线扣除模块将梯形信号减去基线值以达到扣除基线的目的，消除基线漂移所带来的影响；
步骤四，峰值提取模块对滤除基线后的梯形信号进行峰值采样，峰值采样的采样点是将过零检测模块输出的触发进行延时，使其处于梯形信号的平顶区域的中点处，采样得到的峰值能量信息被存储在FPGA的内部存储器中。
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