CN104503836A - 多核处理器进程调度系统和多核处理器进程调度方法 - Google Patents

Abstract

本发明提供一种多核处理器进程调度系统及其多核处理器进程调度方法。该单芯片多处理模块逻辑装置判断一单芯片多处理模块线程的一中断级别，根据该中断级别决定该单芯片多处理模块线程的处理顺序，根据该处理顺序处理该单芯片多处理模块线程，并传送该已处理线程至该单芯片多处理模块物理装置。该单芯片多处理模块物理装置自该单芯片多处理模块逻辑装置接收该已处理线程，判断该已处理线程的中断级别，根据中断级别决定该已处理线程的处理顺序，根据处理顺序处理该已处理程式，并传送该线程的运算结果至该单芯片多处理模块逻辑装置。

Description

多核处理器进程调度系统和多核处理器进程调度方法

技术领域

本发明提供一种多核处理器进程调度系统及其多核处理器进程调度方法。更具体而言，本发明提供一种关在中断级别排序线程的单芯片多核处理器进程调度系统及其单芯片多核处理器进程调度方法。

背景技术

单芯片多处理模块（ChiT multi Trocessors，CMT)是一种专门用来处理多线程运算工作的多核微处理器。在云计算，没安装实体CMT的计算机(即CMT逻辑装置），仍可通过远程接口线程以及网际网路，由云计算具有实体CMT的计算机（即CMT主机装置)，来协助处理多线程运算工作，以实现多线程运算的资源分配，此即为逻辑CMT运算。然而，受限在网络频宽，云计算的逻辑CMT运算的效能，往往无法有效地发挥。

为了使云计算的逻辑CMT运算更有效率，一般可针对CMT线程的编译器进行改善。具体而言，通过改善CMT逻辑装置的远程接口线程，让编译器重新编译CMT线程，以最佳化远程线程接口可使得线程代码更为精简。如此便可使CMT逻辑装置与CMT主机装置的间的沟通次数降低，进而提升图形加速效能。然而，上述方法仅能减少CMT逻辑装置与CMT主机装置的间的沟通次数，故在需要处理大量的图片或多线程数据的时候，上述方法的效果将相当有限除了上述方法，另一种方式是通过监控的方式，纪录并分析CMT主机装置的工作量，并当需要执行CMT线程时，依据CMT主机装置的工作量来分配，使得云计算的所有CMT主机装置的工作量能够均匀分配。然而，这种方法需要搭配额外的算法，故当需要动态进行逻辑CMT运算时，就必须重新计算分配策略，以至在逻辑CMT运算的时间增加。

如何提供更有效地提升云计算的逻辑CMT运算的效能，确为所属技术领域中亟需克服的重要问题。

发明内容

本发明的主要目的在在提供一种多核处理器进程调度系统及其多核处理器进程调度方法，以提升云计算的逻辑CMT运算的效能。本发明提供的多核处理器进程调度系统及其多核处理器进程调度方法在侦测到一单芯片多处理模块线程（即CMT线程）时，会先行判断该CMT线程的一中断级别，并根据该中断级别决定该CMT线程的处理顺序，以进行最佳的排序线程处理。因此，无论是在单芯片多处理模块逻辑装置端或是在单芯片多处理模块物理装置端，本发明都可有效地节省处理CMT线程所需的时间。

为达上述目的，本发明的提供的一种多核处理器进程调度系统包括一种单芯片多处理模块逻辑装置和一种与上述单芯片多处理模块逻辑装置搭配的单芯片多处理模块物理装置。

本发明是通过中断级别的判断机制进行排序线程处理，以节省处理CMT线程所需的时间，进而提升云计算的逻辑CMT运算的效能。因此，当需要处理大量的图片或多线程资料的时候，亦或是需要动态进行逻辑CMT运算时，本发明仍可有效地节省处理CMT线程所需的时间。总言的，本发明可有效地提升云计算的逻辑CMT运算的效能。

为达上述目的，本发明提供了一种单芯片多处理模块逻辑装置。该单芯片多处理模块逻辑装置包含一输入/输出接口、一中断级别判断器以及一电性连结至该输入/输出接口及该中断级别判断器的处理器。该中断级别判断器用以判断一单芯片多处理模块线程的一中断级别。该处理器用以执行下列操作:根据该中断级别决定该单芯片多处理模块线程的一处理顺序；根据该处理顺序处理该单芯片多处理模块线程；通过该输入/输出接口传送该已处理单芯片多处理模块线程至一单芯片多处理模块物理装置；以及通过该输入/输出接口自该单芯片多处理模块物理装置接收该已处理单芯片多处理模块线程的一运算结果。

为达上述目的，本发明提供了一种与上述单芯片多处理模块逻辑装置搭配的单芯片多处理模块物理装置。该单芯片多处理模块物理装置包含一输入/输出接口、一中断级别判断器以及一电性连结至该输入/输出接口及该中断级别判断器的处理器。该输入/输出接口用以自一单芯片多处理模块逻辑装置接收一已处理单芯片多处理模块线程。该中断级别判断器用以判断该已处理单芯片多处理模块线程的一中断级别。该处理器用以执行下列操作：根据该中断级别决定该已处理单芯片多处理模块线程的一处理顺序；根据该处理顺序处理该已处理单芯片多处理模块线程；以及通过该输入/输出接口，传送该已处理单芯片多处理模块线程的一运算结果至该单芯片多处理模块逻辑装置。

为达上述目的，本发明提供了一种用在一单芯片多处理模块逻辑装置的单芯片多处理模块线程前端处理方法，该单芯片多处理模块逻辑装置包含一输入/输出接口、一中断级别判断器以及一电性连结至该输入/输出接口及该中断级别判断器的处理器，该单芯片多处理模块线程前端处理方法包含下列步骤：

使该中断级别判断器，判断一单芯片多处理模块线程的一中断级别；

使该处理器根据该中断级别，决定该单芯片多处理模块线程的一处理顺序；

使该处理器根据该处理顺序，处理该单芯片多处理模块线程；

使该处理器通过该输入/输出接口，传送一已处理单芯片多处理模块线程至一单芯片多处理模块物理装置；以及使该处理器通过该输入/输出接口，自该单芯片多处理模块物理装置接收该已处理单芯片多处理模块线程的一运算结果。

为达上述目的，本发明提供了一种与上述单芯片多处理模块线程前端处理方法搭配的单芯片多处理模块线程后端处理方法。该单芯片多处理模块线程后端处理方法用在一单芯片多处理模块物理装置，并包含一输入/输出接口、一中断级别判断器以及一电性连结至该输入/输出接口及该中断级别判断器的处理器，该单芯片多处理模块线程后端处理方法包含下列步骤：

使该单芯片多处理模块物理装置的该输入/输出接口自一单芯片多处理模块逻辑装置接收一已处理单芯片多处理模块线程；

使该单芯片多处理模块物理装置的该中断级别判断器判断该已处理单芯片多处理模块线程的一中断级别；使该单芯片多处理模块物理装置的该处理器根据该中断级别，决定该已处理单芯片多处理模块线程的一处理顺序；

使该单芯片多处理模块物理装置的该处理器根据该处理顺序，处理该已处理单芯片多处理模块线程；以及使该单芯片多处理模块物理装置的该处理器通过该输入/输出接口，传送该已处理单芯片多处理模块线程的一运算结果至该单芯片多处理模块逻辑装置。

本发明的有益之处是多核处理器进程调度系统和多核处理器进程调度方法在应用上的优势有两个方面：为用户带来更强大的计算性能；更重要的，则是可满足用户同时进行多任务处理和多任务计算环境的要求。多核的中断处理和单核有很大不同。多核的各处理器之间需要通过中断方式进行通信，所以多个处理器之间的本地中断控制器和负责仲裁各核之间中断分配的全局中断控制器也需要封装在芯片内部。另外,多核CMT是一个多任务系统。由在不同任务会竞争共享资源，因此需要系统提供同步与互斥机制。而传统的用在单核的解决机制并不能满足多核，需要利用硬件提供的“读－修改－写”的原子操作或其他同步互斥机制来保证。

附图说明

图1为本发明第一实施例所述的单芯片多处理模块排序线程系统1的一架构示意图；

图2为本发明第一实施例所述的单芯片多处理模块逻辑装置11针对单芯片多处理模块线程20的一顺序示意图；

图3为本发明第一实施例所述的单芯片多处理模块逻辑装置11针对单芯片多处理模块线程20的另一顺序示意图；

图4为本发明第一实施例所述的待处理线程组T的一示意图；

图5为本发明第一实施例所述的采用轮询算法处理待处理线程组T的一处理时间示意图；

图6为本发明第一实施例所述的采用先入先处理演算法处理待处理线程组T的一处理时间示意图；

图7为本发明第一实施例所述的采用中断级别排序线程机制处理待处理线程组T的一处理时间示意图；

图8为本发明第二实施例所述的单芯片多处理模块线程排序线程方法的一流程图。

具体实施方式

本发明的第一实施例为一种单芯片多处理模块线程排序线程系统。单芯片多处理模块线程排序线程系统1的架构示意图如图1所示。单芯片多处理模块线程排序线程系统1包含一单芯片多处理模块逻辑装置11以及一单芯片多处理模块物理装置13。单芯片多处理模块线程排序线程系统1可为一包含复数个计算机的计算机丛集，其中单芯片多处理模块逻辑装置11为该云计算的一个不具有实体单芯片多处理模块的计算机，而单芯片多处理模块物理装置13为该云计算的一个具有实体单芯片多处理模块的计算机，且单芯片多处理模块逻辑装置11以及单芯片多处理模块物理装置13的间可通过因特网连接而进行通讯及数据传递。

单芯片多处理模块逻辑装置11可包含一输入/输出接口111、一中断级别判断器113以及一电性连结至输入/输出接口111及中断级别判断器113的处理器115。单芯片多处理模块逻辑装置11可具有不同的实施态样，如桌上型电脑、平板计算机、笔记型计算机、智能电话等可形成计算机丛集的各种电子装置，只是单芯片多处理模块逻辑装置11并不具有实体单芯片多处理模块。

中断级别判断器113用以随时监视单芯片多处理模块逻辑装置11欲处理的线程，并判断及分析这些线程的中断级别，可包含一般的中央处理模块（即CTU)线程以及单芯片多处理模块(即CTU)线程。一般的中央处理模块线程可由单芯片多处理模块逻辑装置11自行处理即可，但因单芯片多处理模块逻辑装置11不具有实体的单芯片多处理模块，故单芯片多处理模块程式必须由单芯片多处理模块逻辑装置11以及单芯片多处理模块物理装置13双方处理。

当单芯片多处理模块逻辑装置11的使用者欲执行一单芯片多处理模块线程20时，中断级别判断器113会先行分析单芯片多处理模块线程20，并据以判断单芯片多处理模块线程20的一中断级别。中断级别判断器113可根据单芯片多处理模块线程20的各种特性，作为判断单芯片多处理模块线程20的中断级别的依据。举例而言，中断级别判断器113可根据单芯片多处理模块逻辑装置11处理单芯片多处理模块线程20所需的时间、单芯片多处理模块物理装置13处理单芯片多处理模块线程20所需的时间、单芯片多处理模块线程20的数据量、单芯片多处理模块逻辑装置11的运算速度、单芯片多处理模块物理装置13的运算速度、以及传输频宽效能等等作为判断单芯片多处理模块线程20的中断级别的依据。

本质上，依据的因素越多，则中断级别判断器113对在单芯片多处理模块线程20的中断级别判断将更为准确，但相对地也可能较为耗时。在实际实施时，使用者可根据不同的需求，在中断级别判断的准确性与处理时间上取得最佳的平衡，且可根据不同的情况，适当地改变所要依据的因素。

为了便在说明，中断级别判断器113将仅根据单芯片多处理模块物理装置13处理单芯片多处理模块线程20的一处理时间，作为判断单芯片多处理模块线程20的一中断级别的依据，其中若该处理时间越长，则表示该中断级别越高。通过中断级别判断器113对在单芯片多处理模块线程20的中断级别判断，处理器115会根据单芯片多处理模块线程20的中断级别决定单芯片多处理模块线程20的一处理顺序，再根据该处理顺序处理单芯片多处理模块线程20。

处理器115可通过一实时操作系统（Real-TimeOTerationSystem，RTOS)，实时地处理单芯片多处理模块线程20。具体而言，倘若在单芯片多处理模块线程20的处理顺序上，原本已有一预定线程要被处理器115处理，处理器115会先行中断该预定线程，以优先处理单芯片多处理模块线程20，此即为抢夺式（TreemTtive)的排序线程。处理器115亦会暂时保存该预定线程的内存以及缓存器状态，并在处理完单芯片多处理模块线程20后，恢复该预定线程中断前的内存以及缓存器状态，以恢复处理该预定程式。本实施例所述的预定线程可以是一般的中央处理模块线程或者是单芯片多处理模块线程。

以下将以图2及图3作为范例，进一步说明单芯片多处理模块逻辑装置11如何根据单芯片多处理模块线程20的处理顺序，处理单芯片多处理模块线程20。图2及图3分别为单芯片多处理模块逻辑装置11针对单芯片多处理模块线程20的二个处理顺序示意图。

如图2所示，假设现有4个线程必须被处理器115，分别是线程T1、线程T2、线程T3及线程T4，其中线程T1及线程T2为仅需要由单芯片多处理模块逻辑装置11单独处理的中央处理模块线程，而线程T3及线程T4为需要单芯片多处理模块逻辑装置11及单芯片多处理模块物理装置13双方皆处理的单芯片多处理模块线程。

在本范例中，将假设中断级别判断器113是根据单芯片多处理模块物理装置13各自处理线程T1、线程T2、线程T3及线程T4的处理时间，判断线程T1、线程T2、线程T3及线程T4

各自的一个中断级别。因此，在中断级别判断器113对线程T1、线程T2、线程T3及线程T4进行分析后，即可获得线程T1、线程T2、线程T3及线程T4各自的一个中断级别。

根据该等中断级别，处理器115将针对线程T1、线程T2、程式T3及线程T4进行排序线程，建立如图2所示的处理顺序，也就是，处理器115将依照线程T4、线程T3、线程T1及线程T2的顺序进行处理。线程T1及线程T2属在仅需要由单芯片多处理模块逻辑装置11单独处理的中央处理模块程式，故其仅依据单芯片多处理模块逻辑装置11的处理时间进行排序线程，故线程T1及线程T2的处理顺序为线程T1优先（处理时间较长），而线程T2较后（处理时间较短）。应理解，关在中央处理模块线程，例如线程T1及线程T2，的处理顺序并不影响本发明的可实施态样，而仅是为了便在说明。

在处理器115处理线程T4的时候，倘若中断级别判断器113侦测到使用者欲执行单芯片多处理模块线程20(即图2的线程T5)，则中断级别判断器113将根据单芯片多处理模块物理装置13处理线程T5的处理时间，判断线程T5的中断级别。由在单芯片多处理模块物理装置13处理线程T5的处理时间高在线程T1、线程T2、线程T3及线程T4，处理器115将判断线程T5的处理顺序为第一处理顺序。在是，处理器15将会中断目前所处理的线程（即线程T4)，并优先处理线程T5，并在处理完线程T5的后，恢复处理线程T4。换言的，处理器115将依照线程T5、线程T4、线程T3、程式T1及线程T2的顺序进行处理。

相似地，图3绘示了另一种处理顺序的情况。在处理器115处理线程T4的时候，倘若中断级别判断器113侦测到使用者欲执行单芯片多处理模块线程20(即图3的线程T5)，则中断级别判断器113将根据单芯片多处理模块物理装置13处理线程T5的处理时间，判断线程T5的中断级别。由在单芯片多处理模块物理装置13处理线程T5的处理时间介在线程T3及线程T1的间，处理器115将判断线程T5的处理顺序为第三处理顺序。在是，处理器15将依序执行线程T4及线程T3，并在执行完线程T3的后，中断原先预定在第三处理顺序处理的一预定线程（即线程T1)，并优先处理线程T5。然后，在处理完线程T5的后，恢复处理线程T1。换言的，处理器115将依照线程T4、线程T3、线程T5、线程T1及线程T2的顺序进行处理。

在处理器115处理完单芯片多处理模块线程20的后，处理器115可通过输入/输出接口111将已处理的处理单芯片多处理模块线程22传送至具有实体单芯片多处理模块的单芯片多处理模块物理装置13作进一步的处理。输入/输出界面11i可根据，例如但不限在，传输控制协议/因特网协议（TCT/IT)，并由因特网与单芯片多处理模块物理装置13进行通讯及数据传递。最后，当单芯片多处理模块物理装置13将单芯片多处理模块逻辑装置11传送的已处理处理单芯片多处理模块线程22处理完后，处理器115可通过输入/输出接口111自单芯片多处理模块物理装置13接收已处理单芯片多处理模块程式22的一运算结果，以完成一次逻辑单芯片多处理模块运算。

以下将进一步说明单芯片多处理模块物理装置13的操作。相似在单芯片多处理模块逻辑装置11，单芯片多处理模块物理装置13可包含一输入/输出接口131、一中断级别判断器133以及一电性连结至输入/输出接口131及中断级别判断器133的处理器135。单芯片多处理模块物理装置13亦可具有不同的实施态样，例如但不限在：桌上型计算机、平板计算机、笔记型计算机、行动电话等可形成计算机丛集的各种电子装置，只是单芯片多处理模块物理装置13具有实体单芯片多处理模块。

如同上述，单芯片多处理模块逻辑装置11的处理器115可通过输入/输出接口111将已处理的处理单芯片多处理模块线程22传送至具有实体单芯片多处理模块的单芯片多处理模块物理装置13作进一步的处理。因此，输入/输出界面131被用以自单芯片多处理模块逻辑装置11接收已处理单芯片多处理模块线程22。输入/输出接口131同样可根据，例如但不限在，传输控制协议/因特网协议（TCP/IP，并由因特网与单芯片多处理模块物理装置13进行通讯及数据传递。

在输入/输出接口131接收到已处理单芯片多处理模块线程22的后，中断级别判断器133将分析已处理单芯片多处理模块线程22，并根据单芯片多处理模块物理装置13处理已处理单芯片多处理模块线程22的一处理时间，判断已处理单芯片多处理模块线程22的一中断级别。应理解，相似在中断级别判断器113，中断级别判断器133亦可根据已处理单芯片多处理模块线程22的其它特性，作为判断已处理单芯片多处理模块线程22的中断级别的依据，并不局限在上述的判断依据。

通过中断级别判断器133对在已处理单芯片多处理模块线程22的中断级别判断，处理器135会根据已处理单芯片多处理模块线程22的中断级别决定已处理单芯片多处理模块线程22的一处理顺序，再根据该处理顺序，进一步处理已处理单芯片多处理模块线程22。

同样地，相似在处理器115，处理器135亦可通过一实时操作系统，实时地处理已处理单芯片多处理模块线程22。具体而言，倘若在已处理单芯片多处理模块线程22的处理顺序上，原本已有一预定线程要被处理器135处理，处理器135会先行中断该预定线程，以优先处理已处理单芯片多处理模块线程22。处理器135亦会暂时保存该预定线程的记忆体以及缓存器状态，并在处理完已处理单芯片多处理模块程式22后，恢复该预定线程中断前的内存以及缓存器状态，以恢复处理该预定线程。本实施例所述的预定线程可以是一般的中央处理模块线程或者是单芯片多处理模块程式。

相似在上述针对单芯片多处理模块逻辑装置11如何根据单芯片多处理模块线程20的处理顺序，处理单芯片多处理模块线程20所作的说明，本领域具有通常知识者应可轻易推及单芯片多处理模块物理装置13如何根据已处理单芯片多处理模块线程22的处理顺序，处理已处理单芯片多处理模块线程22，在此不多赘述。

在处理器135进一步处理完已处理尔形处理模块线程22的后，处理器135将通过输入/输出接口131传送已处理单芯片多处理模块线程22的一运算结果至单芯片多处理模块逻辑装置11的输入/输出界面111，以完成一次逻辑单芯片多处理模块运算。换言的，不具有实体单芯片多处理模块的单芯片多处理模块逻辑装置11可通过具有实体单芯片多处理模块的单芯片多处理模块物理装置13的协助，完成单芯片多处理模块线程20的运算。

通过中断级别机制进行排序线程，可有效地节省单芯片多处理模块线程排序线程系统1整体的运算时间。以下将以一示范性的例子进一步说明本发明与二种常见的排序线程算法的间的比较结果，包括轮询算法以及先入先处理算法。

图4为一待处理线程组T的一示意图，其中待处理线程组T包括5个需要被处理的线程，分别是线程T1、线程T2、线程T3、线程T4及线程T5。线程T1及线程T2为仅需要由单芯片多处理模块逻辑装置11单独处理的中央处理模块程式，而线程T3、线程T4及线程T5为需要单芯片多处理模块逻辑装置11及单芯片多处理模块物理装置13双方皆处理的单芯片多处理模块线程。为便在说明，在单芯片多处理模块物理装置13处理线程T3、线程T4及线程T5的期间，不考虑存在其他需要被处理的线程。

图5为一采用轮询算法处理待处理线程组T的一处理时间示意图，其中假设每一次处理的时间配额为5个单位时间。如图5所示，单芯片多处理模块逻辑装置11将根据排序线程表Sv的排序线程方式，依序处理线程T1、线程T2、线程T3、线程T4及线程T5，其中每个线程的处理时间为5个单位时间；而单芯片多处理模块物理装置13将根据排序线程表Sh的排序线程方式，依序处理线程T3、线程T4及线程T5，其中每个线程的处理时间为5个单位时间。

如此，单芯片多处理模块逻辑装置11处理完线程T1、线程T2、线程T3、线程T4及线程T5所需的处理时间为31个单位时间，而单芯片多处理模块物理装置13处理完线程T3、线程T4及线程T5所需的处理时间为41个单位时间。针对线程T3、线程T4及线程T5，在单芯片多处理模块逻辑装置11处理完的前，单芯片多处理模块物理装置13是无法处理的，以至在单芯片多处理模块物理装置13在处理线程T3及处理线程T4的间，存有2个单位时间的间置时间TI。

图6为一采用先入先处理算法处理待处理线程组T的一处理时间示意图。如图6所示，单芯片多处理模块逻辑装置11将根据排序线程表Sv的排序线程方式，依序处理线程T1、线程T2、线程T3、线程T4及线程T5，且每处理完一个程式才会处理下一个线程；而形处理模块主机装置13将根据排序线程表Sh的排序线程方式，依序处理线程T3、线程T4及线程T5，且每处理完一个线程才会处理下一个线程。

如此，单芯片多处理模块逻辑装置11处理完线程T1、线程T2、线程T3、线程T4及线程T5所需的处理时间为31个单位时间，而单芯片多处理模块物理装置13处理完线程T3、线程T4及线程T5所需的处理时间为51个单位时间。针对线程T3、线程T4及线程T5，在单芯片多处理模块逻辑装置11处理完的前，单芯片多处理模块物理装置13是无法处理的，以至在单芯片多处理模块物理装置13在处理线程T3及处理线程T4的间，存有2个单位时间的间置时间TI。

图7为采用本实施例所述的中断级别排序线程机制处理待处理线程组T的一处理时间示意图。通过中断级别判断器113及中断级别判断器133对在待处理线程的分析，可判断待处理线程组T所包含的各个线程的中断级别，并据以安排出最佳的处理顺序，以节省单芯片多处理模块线程排序线程系统1整体的运算时间。

针对待处理线程组T所包含的各个线程，若需要单芯片多处理模块物理装置13处理的时间越长，则单芯片多处理模块线程排序线程系统1将判定其中断级别越高。因此，待处理线程组T所包含的各个线程的处理顺序依序为：线程T5、线程T4、线程T3、线程T1及线程T2。如同上述，线程T1及线程T2属在仅需要由单芯片多处理模块逻辑装置11单独处理的中央处理模块线程，故其仅依据单芯片多处理模块逻辑装置11的处理时间进行排序线程，故线程T1及线程T2的处理顺序为线程T1优先（处理时间较长），而线程T2较后（处理时间较短）。

在是，如图7所示，单芯片多处理模块逻辑装置11处理完线程T1、线程T2、线程T3、线程T4及线程T5所需的处理时间为31个单位时间，而单芯片多处理模块物理装置13处理完线程T3、线程T4及线程T5所需的处理时间为29个单位时间。

相较在轮询算法以及先入先处理算法，采用本实施例所述的中断级别排序线程机制，其单芯片多处理模块逻辑装置11的处理时间同样为31个单位时间。然而，采用本实施例所述的中断级别排序线程机制，其单芯片多处理模块物理装置13的处理时间仅为29个单位时间。换言的，采用本实施例所述的中断级别排序线程机制处理完待处理线程组T所需的时间仅为31个单位时间，但采用轮询算法以及采用先入先处理算法处理完待处理线程组T所需的时间需分别为41个单位时间及51个单位时间。据此，通过中断级别机制进行排序线程，可有效地节省单芯片多处理模块线程排序线程系统1整体的运算时间。

本发明的第二实施例为一种单芯片多处理模块线程排序线程方法。本实施例所述的多核处理器进程调度方法可实施在第一实施例所述的单芯片多处理模块排序线程系统1。因此，本实施例后续所述的单芯片多处理模块逻辑装置以及单芯片多处理模块物理装置可视为第一实施例所述的单芯片多处理模块逻辑装置11以及单芯片多处理模块物理装置13。

本实施例后续所述的单芯片多处理模块逻辑装置可包含一输入/输出接口、一中断级别判断器以及一电性连结至该输入/输出接口及该中断级别判断器的处理器。本实施例后续所述的单芯片多处理模块物理装置可包含一输入/输出接口、一中断级别判断器以及一电性连结至该输入/输出接口及该中断级别判断器的处理器。

如图8所示，本实施例所述的单芯片多处理模块线程排序线程方法可包含一单芯片多处理模块线程前端处理方法及一单芯片多处理模块线程后端处理方法。单芯片多处理模块线程前端处理方法用在单芯片多处理模块逻辑装置，而单芯片多处理模块线程后端处理方法用在单芯片多处理模块物理装置。单芯片多处理模块线程前端处理方法，共包含步骤S401、步骤S402、步骤S403、步骤S404及步骤S405；而单芯片多处理模块线程后端处理方法，共包含步骤S501、步骤S502、步骤S503、步骤S504及步骤S505。

首先，在单芯片多处理模块逻辑装置端，在步骤S401，使其中断级别判断器，判断一单芯片多处理模块线程的一中断级别。较佳地，该中断级别判断器是根据该单芯片多处理模块物理装置处理该单芯片多处理模块线程的一处理时间，判断该单芯片多处理模块线程的该中断级别。

在步骤S402，使处理器根据该中断级别，决定该单芯片多处理模块线程的一处理顺序。可选择地，在步骤S403，使该处理器根据该处理顺序，中断处理一预定线程，以优先处理该单芯片多处理模块线程；以及使该处理器在处理该单芯片多处理模块线程后，恢复处理该预定线程。

在步骤S403，使其处理器根据该处理顺序，处理该单芯片多处理模块线程。在步骤S404，使其处理器通过其输入/输出接口，传送该已处理单芯片多处理模块线程至该单芯片多处理模块物理装置。

然后，在单芯片多处理模块物理装置端，在步骤S501，使其输入/输出接口自该单芯片多处理模块逻辑装置接收该已处理单芯片多处理模块线程。在步骤S502，使其中断级别判断器判断该已处理单芯片多处理模块线程的一中断级别。较佳地，该中断级别判断器是根据该单芯片多处理模块物理装置处理该单芯片多处理模块线程的一处理时间，判断该单芯片多处理模块程式的该中断级别。

在步骤S503，使其处理器根据该中断级别，决定该已处理单芯片多处理模块线程的一处理顺序。可选择地，在步骤S503，更使该处理器根据该处理顺序，中断处理一预定线程，以优先处理该单芯片多处理模块线程；以及使该处理器在处理该单芯片多处理模块线程后，恢复处理该预定线程。

在步骤S504，使其处理器根据该处理顺序，进一步处理该已处理单芯片多处理模块线程。在步骤S505，使其处理器通过其输入/输出接口，传送该已处理单芯片多处理模块线程的一运算结果至该单芯片多处理模块逻辑装置。

最后，在单芯片多处理模块逻辑装置端，在步骤S405，使其处理器通过其输入/输出接口，自该单芯片多处理模块物理装置接收该已处理单芯片多处理模块线程的该运算结果。

除了上述步骤，本实施例所述的单芯片多处理模块线程排序线程方法亦能执行第一实施例所述的单芯片多处理模块排序线程系统1的所有操作及实现相对应的所有功能。因所属技术领域具有通常知识者可基在第一实施例的揭露内容而直接瞭解本实施例所述的单芯片多处理模块线程排序线程方法如何执行此等操作及实现此等功能，在此不再赘述。

综上所述，本发明提供了一种多核处理器进程调度系统及其多核处理器进程调度方法。本发明提供的多核处理器进程调度系统及其多核处理器进程调度方法，在侦测到一单芯片多处理模块线程（即CMT线程）时，会先行判断该CMT线程的一中断级别，并根据该中断级别决定该CMT线程的处理顺序，以进行最佳的排序线程处理。因此，无论是在单芯片多处理模块逻辑装置端或是在单芯片多处理模块物理装置端，本发明都可有效地节省处理CMT线程所需的时间。

本发明是通过中断级别的判断机制进行排序线程处理，以节省处理CMT线程所需的时间，进而提升云计算的逻辑CMT运算的效能。因此，当需要处理大量的图片或多线程资料的时候，亦或是需要动态进行逻辑CMT运算时，本发明仍可有效地节省处理CMT线程所需的时间。总言的，本发明可有效地提升云计算的逻辑CMT运算的效能。

上述实施例所阐述的内容仅用以例举本发明的部分可实施态样，以及阐释本发明的技术特征，并非用以限制本发明的实质保护范围。因此，任何熟悉本技术领域者可轻易完成的改变或均等性的安排均属在本发明所主张的范爵，且本发明的权利保护范围实以申请专利范围为准。

Claims (7)

1.一种多核处理器进程调度系统包括一种单芯片多处理模块逻辑装置和一种与上述单芯片多处理模块逻辑装置搭配的单芯片多处理模块物理装置；一种单芯片多处理模块逻辑装置，包含：一输入/输出接口；一中断级别判断器，用以判断一单芯片多处理模块线程的一中断级别；以及一处理器，电性连结至该输入/输出接口及该中断级别判断器，用以执行以下操作：根据该中断级别，决定该单芯片多处理模块线程的一处理顺序；根据该处理顺序，处理该单芯片多处理模块线程；通过该输入/输出接口，传送一已处理单芯片多处理模块线程至一单芯片多处理模块物理装置；以及通过该输入/输出接口，自该单芯片多处理模块物理装置接收该已处理单芯片多处理模块线程的一运算结果。

2.根据权利要求1所述的单芯片多处理模块逻辑装置，其中该处理器是根据该处理顺序，中断处理一预定线程，以优先处理该单芯片多处理模块线程。

3.根据权利要求2所述的单芯片多处理模块逻辑装置，其中该处理器更在处理该单芯片多处理模块线程后，恢复处理该预定线程。

4.根据权利要求1所述的单芯片多处理模块逻辑装置，其中该中断级别判断器是根据该单芯片多处理模块物理装置处理该单芯片多处理模块线程的一处理时间，判断该单芯片多处理模块线程的该中断级别。

5.根据权利要求1所述的单芯片多处理模块逻辑装置搭配的单芯片多处理模块物理装置，包含：一输入/输出接口，用以自该单芯片多处理模块逻辑装置接收该已处理单芯片多处理模块线程；一中断级别判断器，用以判断该已处理单芯片多处理模块程式的一中断级别；

一处理器，电性连结至该输入/输出接口及该中断级别判断器，用以执行以下操作；根据该中断级别，决定该已处理单芯片多处理模块线程的一处理顺序；根据该处理顺序，处理该已处理单芯片多处理模块程式；以及通过该输入/输出接口，传送该已处理单芯片多处理模块线程的一运算结果至该单芯片多处理模块逻辑装置。

6.一种多核处理器进程调度方法包括：一种单芯片多处理模块逻辑装置的单芯片多处理模块线程前端处理方法，一种单芯片多处理模块线程前端处理方法搭配的单芯片多处理模块线程后端处理方法；一种单芯片多处理模块逻辑装置的单芯片多处理模块线程前端处理方法，该单芯片多处理模块逻辑装置包含一输入/输出接口、一中断级别判断器以及一电性连结至该输入/输出介面及该中断级别判断器的处理器，该单芯片多处理模块线程前端处理方法包含下列步骤：

使该中断级别判断器，判断一单芯片多处理模块线程的一中断级别；

使该处理器根据该中断级别，决定该单芯片多处理模块线程的一处理顺序；

使该处理器根据该处理顺序，处理该单芯片多处理模块线程；

使该处理器通过该输入/输出接口，传送一已处理单芯片多处理模块线程至一单芯片多处理模块物理装置；使该处理器通过该输入/输出接口，自该单芯片多处理模块物理装置接收该已处理单芯片多处理模块线程的一运算结果。

7.根据权利要求9所述的单芯片多处理模块线程前端处理方法搭配的单芯片多处理模块线程后端处理方法，用在一单芯片多处理模块主机装置，该单芯片多处理模块物理装置包含一输入/输出接口、一中断级别判断器以及一电性连结至该输入/输出接口及该中断级别判断器的处理器，该单芯片多处理模块线程后端处理方法包含下列步骤：

使该单芯片多处理模块物理装置的该输入/输出界面自一单芯片多处理模块逻辑装置接收一已处理单芯片多处理模块程式；使该单芯片多处理模块物理装置的该中断级别判断器判断该已处理单芯片多处理模块线程的一中断级别；使该单芯片多处理模块物理装置的该处理器根据该中断级别，决定该已处理单芯片多处理模块线程的一处理顺序；使该单芯片多处理模块物理装置的该处理器根据该处理顺序，处理该已处理单芯片多处理模块线程；以及使该单芯片多处理模块物理装置的该处理器通过该输入/输出接口，传送该已处理单芯片多处理模块线程的一运算结果至该单芯片多处理模块逻辑装置。