CN104486011A

CN104486011A - 一种基于fpga的多路无线信道监听装置

Info

Publication number: CN104486011A
Application number: CN201410763086.3A
Authority: CN
Inventors: 王典洪; 袁学剑; 陈分雄; 付杰; 刘乔西; 颜学杰; 王勇
Original assignee: China University of Geosciences
Current assignee: China University of Geosciences
Priority date: 2014-12-11
Filing date: 2014-12-11
Publication date: 2015-04-01
Anticipated expiration: 2034-12-11
Also published as: CN104486011B

Abstract

本发明提供了一种基于FPGA的多路无线信道监听装置，包括FPGA核心控制单元、与其连接的2路以上无线RF接收器，以及PC机。FPGA核心控制单元包括依次连接的USB2.0通信模块、数据传输控制模块、2路以上路缓存模块、以及SPI通信接口模块。SPI通信接口模块包括2路以上SPI数据接收单元和SPI命令输出单元。所述2路以上无线RF接收器分别与FPGA核心控制单元的2路以上SPI通信接口单元连接；所述PC机通过USB2.0通信接口与FPGA核心控制单元的USB2.0通信模块连接。本发明能同时监听多路无线信道，且传输效率高，通信效果稳定。

Description

一种基于FPGA的多路无线信道监听装置

技术领域

本发明涉及一种基于FPGA的多路无线信道监听装置，属于无线数据通信领域。

背景技术

随着物联网产业的高速发展，无线通信协议已成为研究热点。在无线通信协议的开发和测试的过程中，通常会使用无线数据包监听器捕获指定信道的射频数据包，结合相关软件对数据包进行解码和显示，快速的发现并解决一些常见的问题，减少开发和测试的周期。

现有的无线数据包监听器大多仅能监听单个信道的数据，在开发采用跳频技术的通信协议时，如ISA100.11a、WIA-PA、WirelessHART等工业无线标准，需要同时监听多个信道的数据。能够监听多个信道的监听装置，受限于核心控制单元的处理能力，容易产生总线竞争，影响传输效率；另一方面，核心控制单元的引脚输出驱动能力有限，容易引发通信失败。

发明内容

为了解决现有技术的不足，本发明提出了一种基于FPGA的多路无线信道监听装置，利用FPGA在数据获取方面良好的实时与并行控制性能，以IEEE802.15.4标准为基础，针对2.4GHz频段，能够同时监听16路无线信道，并且传输效率高，通信效果稳定。

本发明为解决其技术问题所采用的技术方案是：提供了一种基于FPGA的多路无线信道监听装置，包括FPGA核心控制单元、与其连接的2路以上无线RF接收器，以及PC机，所述FPGA核心控制单元包括依次连接的USB2.0通信模块、数据传输控制模块、2路以上缓存模块、以及SPI通信接口模块，其中，SPI通信接口模块包括2路以上SPI数据接收单元，以及与USB2.0通信模块连接的SPI命令输出单元，2路以上缓存模块的每一路缓存模块均由并联的计数器单元、数据缓存单元和长度缓存单元组成，各路缓存模块中的计数器单元、数据缓存单元以及长度缓存单元分别同数据传输控制模块连接，每一路缓存模块中的计数器单元、数据缓存单元以及长度缓存单元分别与一路SPI数据接收单元连接；所述2路以上无线RF接收器分别与FPGA核心控制单元的2路以上SPI通信接口单元连接；所述PC机通过USB2.0通信接口与FPGA核心控制单元的USB2.0通信模块连接；所述无线RF接收器、缓存模块以及SPI数据接收单元的个数相同。

所述2路以上无线RF接收器为16路2.4G无线RF接收器，均采用CC2530芯片，16路2.4G无线RF接收器的16个接收信道以5MHz为间隔，平均分布在2405～2480MHz之间。

所述USB2.0通信接口采用DS_FT2232H芯片和93LC56BT-I/OT芯片。

所述FPGA核心控制单元包括EP3C10E144芯片和EPCS4SI8N芯片。

本发明基于其技术方案所具有的有益效果在于：

(1)本发明FPGA核心控制单元包括EP3C10E144芯片和EPCS4SI8N芯片，16个CC2530芯片与FPGA核心控制单元中的SPI通信接口模块的连接采用一对一和多对一的方式分别传输数据和指令，其中各个CC2530芯片的SPI0作为主机，负责将无线数据报文传至FPGA核心控制单元，SPI1作为从机，负责接收来自FPGA核心控制单元的指令，如信道设置、数据传输设置等，能够避免总线竞争，提高了传输效率；

(2)本发明的16片CC2530的SPI1都接收来之FPGA核心控制单元的控制命令信号，采用了4片总线缓冲芯片74LS125来驱动SPI接口，能够避免因FPGA核心控制单元的芯片的引脚输出驱动能力有限而引发通信失败的情形；

(3)本发明的基于FPGA的多路无线信道监听装置，可以为无线通信协议开发提供数据分析、辅助设计等服务，是一种极为有效的协议测试工具。

附图说明

图1是基于FPGA的多路无线信道监听装置的结构框图。

图2是CC2530芯片与EP3C10E144芯片的连接示意图。

图3是FPGA核心控制单元的逻辑框图。

图4是USB2.0通信接口与EP3C10E144芯片的连接电路图。

图5是CC2530芯片与2.4G无线RF接收器的连接电路图。

图6是FPGA核心控制单元的SPI命令输出模块的连接电路图。

图7是FPGA核心控制单元与CC2530芯片的连接电路图。

图8是FPGA核心控制单元的外围电路连接电路图。

具体实施方式

下面结合附图和实施例对本发明作进一步说明。

参照图1和图3，本发明提供了一种基于FPGA的多路无线信道监听装置，包括FPGA核心控制单元、与其连接的2路以上无线RF接收器，以及PC机，所述FPGA核心控制单元包括依次连接的USB2.0通信模块、数据传输控制模块、2路以上缓存模块、以及SPI通信接口模块，其中，SPI通信接口模块包括2路以上SPI数据接收单元，以及与USB2.0通信模块连接的SPI命令输出单元，2路以上缓存模块的每一路缓存模块均由并联的计数器单元、数据缓存单元和长度缓存单元组成，各路缓存模块中的计数器单元、数据缓存单元以及长度缓存单元分别同数据传输控制模块连接，每一路缓存模块中的计数器单元、数据缓存单元以及长度缓存单元分别与一路SPI数据接收单元连接；所述2路以上无线RF接收器分别与FPGA核心控制单元的2路以上SPI通信接口单元连接；所述PC机通过USB2.0通信接口与FPGA核心控制单元的USB2.0通信模块连接；所述无线RF接收器、缓存模块以及SPI数据接收单元的个数相同。

所述USB2.0通信接口采用DS_FT2232H芯片和93LC56BT-I/OT芯片。

所述FPGA核心控制单元包括EP3C10E144芯片和EPCS4SI8N芯片。

如图2所示为16路2.4G无线RF接收器与SPI通信接口单元的连接示意图，每路2.4G无线RF接收器采用CC2530芯片，通信接口模块为EP3C10E144芯片的一部分，连接采用一对一和多对一的方式分别传输数据和指令，避免总线竞争，提高了传输效率，其中各个CC2530芯片的SPI0作为主机，负责将无线数据报文传至FPGA核心控制单元，SPI1作为从机，负责接收来自FPGA核心控制单元的指令，如信道设置、数据传输设置等。第1个CC2530芯片的Clk0、MOSI0以及CS0引脚分别连接于EP3C10E144芯片的Clk1、MOSI1以及CS1引脚，第2个CC2530芯片的Clk0、MOSI0以及CS0引脚分别连接于EP3C10E144芯片的Clk2、MOSI2以及CS2引脚，以此类推，直至第16个CC2530芯片的Clk0、MOSI0以及CS0引脚分别连接于EP3C10E144芯片的Clk16、MOSI16以及CS16引脚。16个CC2530芯片的Clk1引脚均连接于EP3C10E144芯片的Clk引脚，16个CC2530芯片的MOSI1引脚均连接于EP3C10E144芯片的MOSI引脚，16个CC2530芯片的CS1引脚均连接于EP3C10E144芯片的CS引脚。

图4所示为USB2.0通信接口和EP3C10E144芯片的连接电路图。USB2.0通信接口采用DS_FT2232HL(U26)芯片，其1引脚、5引脚、10引脚、11引脚、15引脚、25引脚、35引脚、47引脚、51引脚和13引脚接地。2引脚与12MHz晶体振荡器(Y2)的一端连接，并通过27pf的电容C65接地。3引脚与12MHz晶体振荡器(Y2)的另一端连接，并通过27pf电容C66接地。4引脚与电源VPHY连接，9引脚与电源VPLL连接。12引脚、37引脚和64引脚与电源USB1V8连接，20引脚、31引脚、42引脚和58引脚与电源USB3V3连接。7引脚、8引脚分别通过电阻R50和电阻R51与PC机的USB接口USBB-TYPE(J2)的2引脚、3引脚相连。

USBB-TYPE(J2)的1引脚与电源USB5V相连，USBB-TYPE(J2)的4引脚通过BEAD(磁珠)L6接地。USBB-TYPE(J2)的2引脚与BAT54S(双二极管)D42的3引脚相连，USBB-TYPE(J2)的3引脚与BAT54SD43的3引脚相连。BAT54SD42的1引脚接地，2引脚连接至USB5V电源。BAT54SD43的1引脚接地，2引脚连接至USB5V电源。USBB-TYPE(J2)的5引脚和6引脚通过0.1uF电容C64接地。

DS_FT2232HL(U26)的61引脚、62引脚、63引脚分别与芯片93LC56BT-I/OT(U25)的5引脚、4引脚、3引脚相连。93LC56BT-I/OT(U25)的5引脚和4引脚分别通过10KΩ的电阻R56、R55上拉至电源USB3V3，6引脚与电源USB3V3直接相连，2引脚接地，2引脚同时通过0.1uF的电容C70与USB3V3连接，1引脚和3引脚通过一个2KΩ的电阻R57相互连接。

DS_FT2232HL(U26)的59引脚与电阻R58和电阻R59相连，电阻R59接地，电阻R58与USB3V3相连。DS_FT2232HL(U26)的6引脚通过12KΩ的电阻R53接地，14引脚通过1KΩ的电阻R52与电源USB1V8相连，49引脚与USB3V3相连，50引脚与USB3V3相连。DS_FT2232HL(U26)的16引脚、17引脚、18引脚、21引脚、22引脚、23引脚、24引脚分别与总线ADBUS[7..0]的ADBUS0、ADBUS1、ADBUS2、ADBUS3、ADBUS4、ADBUS5、ADBUS6和ADBUS7相连。DS_FT2232HL(U26)的26引脚、27引脚、28引脚、29引脚、30引脚、32引脚、33引脚分别与EP3C10E144芯片的RFX、TXE、RD、WR、SIWU、USB_CLK和OE相连，第34引脚、38引脚、39引脚、40引脚、41引脚、42引脚、43引脚、44引脚、45引脚、46引脚、48引脚、52引脚、53引脚、54引脚、55引脚、57引脚、58引脚，以及36引脚空置。

图5所示为CC2530芯片与2.4G无线RF接收器的连接电路图。CC2530(U1)的P1.0端口与LED1连接，用于指示模块的工作状态。CC2530(U1)的P0.3、P0.4、P0.5端口构成的一个SPI通信接口SPI1分别与总线缓冲器芯片74LS125的C_MISO1、C_CS1、C_CLK1信号引脚连接，用于接收来自FPGA核心控制单元的控制命令。CC2530(U1)的P1.5、P1.6、P2.0端口构成另一个SPI通信接口SPI2分别与EP3C10E144芯片的的CH1_CLK、CH1_MOSI、CH1_CS信号引脚连接，用于将监听到的数据包发送给FPGA核心控制单元，实现数据的快速缓存。CC2530(U1)的P2.1、P2.2和RESET端口分别与编程接口CONNPCB4-R(J3)的第4、3、2引脚连接。在本装置中共用到了16个CC2530模块，此处略去了其余15个CC2530的连接电路图，其余15个模块的电路连接与之相似，不同之处在于SPI接口的编号。16片CC2530采用顺序编号：U1、U2、U3…U15、U16，其中U1、U2、U3、U4分为第1组，U5、U6、U7、U8分为第2组，U9、U10、U11、U12分为第3组，U13、U14、U15、U16分为第4组。

图6所示为FPGA核心控制单元的SPI命令输出模块的连接电路图。SPI命令输出模块为EP3C10E144芯片的一部分，16片CC2530的SPI1都接收来之FPGA的控制命令信号，为了避免因FPGA核心控制单元的芯片的引脚输出驱动能力有限而引发通信失败的情形，采用4片总线缓冲芯片74LS125来驱动SPI通信接口SPI1。FPGA核心控制单元的SPI通信接口SPI1的C_MISO、C_CLK、C_CS信号采用10KΩ的电阻R77、R78、R79进行上拉。74LS125(U27)的3引脚、6引脚和8引脚分别通过1KΩ的电阻R65、电阻R66和电阻R67接输出C_MISO1、C_CLK1、C_CS1，输出C_MISO1、C_CLK1、C_CS1分别与第1组CC2530(U1、U2、U3、U4)的SPI通信接口SPI1的P0.3、P0.5、P0.4端口连接。74LS125(U28)的8引脚、3引脚和6引脚分别通过1KΩ的电阻R70、电阻R68和电阻R69接输出C_MISO2、C_CLK2、C_CS2，输出C_MISO2、C_CLK2、C_CS2分别与第2组CC2530(U5、U6、U7、U8)的SPI通信接口SPI1的P0.3、P0.5、P0.4端口连接。74LS125(U29)的8引脚、11引脚和6引脚分别通过1KΩ的电阻R71、电阻R73和电阻R72接输出C_MISO3、C_CLK3、C_CS3，输出C_MISO3、C_CLK3、C_CS3分别与第3组CC2530(U9、U10、U11、U12)的SPI通信接口SPI1的P0.3、P0.5、P0.4端口连接。74LS125(U30)的3引脚、6引脚和11引脚分别通过1KΩ的电阻R74、电阻R75和电阻R76接输出C_MISO4、C_CLK4、C_CS4，输出C_MISO4、C_CLK4、C_CS4分别与第4组CC2530(U9、U10、U11、U12)的SPI通信接口SPI1的P0.3、P0.5、P0.4端口连接。其中，1KΩ电阻R65到R76用于限流。

图7所示为FPGA核心控制单元与CC2530芯片的连接电路图。该图略去了FPGA芯片EP3C10E144(U17B)的外围电路，旨在展示FPGA核心控制单元与CC2530芯片的连接关系。EP3C10E144(U17B)的2、3、4引脚分别作为SPI通信接口模块的C_CLK、C_CS、C_MISO与74LS125(U27、U28、U29、U30)的具有相同标号引脚连接。16片CC2530(U1～U16)的SPI通信接口SPI2分别与FPGA的对应SPI通信接口模块连接(例如：CC2530(U1)的SPI通信接口SPI2的CH1_CLK、CH1_MOSI、CH1_CS与EP3C10E144(U17B)芯片具有相同标号的引脚连接，其余15片CC2530与EP3C10E144(U17B)的连接同理)。

图8所示为FPGA核心控制单元的外围电路连接电路图。FPGA核心控制单元的外围电路包含时钟电路、JTAG仿真调试电路、程序配置电路，这些电路都是FPGA核心系统不可或缺的组成部分。时钟电路主要由50MHZ有源晶振Y1组成，晶振Y1的1、4引脚接3.3V电源VDD_3V3，2引脚接地。3引脚通过10欧的电阻与EP3C10E144(U17C)的22引脚连接。无极性瓷片电容C17、C18、C19用于电源滤波，容值分别为0.1uF、0.01uF、1000pF。10针JTAG接口(JP1)的4、6引脚接2.5V电源VDD_2V5。JTAG接口(JP1)的第1引脚通过1KΩ电阻R7接地，5、9引脚分别通过10KΩ电阻R6、R5接2.5V电源VDD_2V5，7、8引脚悬空不接，2、10引脚接地。程序配置电路的EPCS4S18N(U18)的3、7、8引脚接3.3V电源VDD_3V3，EPCS4S18N(U18)的4引脚接地，EPCS4S18N(U18)的1、5引脚分别与EP3C10E144(U17C)的8、6引脚连接，EPCS4S18N(U18)的2、6引脚通过25欧电阻R8、R60与EP3C10E144(U17C)的第13、12引脚连接。

EP3C10E144(U17C)的6、8、12、13引脚分别与肖特基二极管1N5819(D44、D45、D46、D47)的阳极连接。1N5819(D44)的阴极接3.3V电源VDD_3V3，阳极通过10p无极性电容C80接地，1N5819(D45)的阴极接3.3V电源VDD_3V3，阳极通过10p无极性电容C77接地，1N5819(D46)的阴极接3.3V电源VDD_3V3，阳极通过10p无极性电容C78接地，1N5819(D47)的阴极接3.3V电源VDD_3V3，阳极通过10p无极性电容C79接地。EP3C10E144(U17C)的23、24、25、80、90、91、94、97、145引脚接地，21引脚通过10KΩ电阻R12接地，9、14、92引脚通过10KΩ电阻R1、R2、R4接电源VDD_3V3，96引脚接2.5V电源VDD_2V5。

各个电路图的其它接线部分为常规连接方式，本领域的技术人员通过附图能够知道如何连接。

以下是本发明的一种基于FPGA的多路无线信道监听装置的工作原理：

FPGA核心控制单元完成了16路数据接收和分组缓存的逻辑控制、数据传输控制以及USB2.0通信。首先设置CC2530监听的信道并启动监听，一旦CC2530监听到无线数据，就将监听到的数据报文传至FPGA核心控制单元，FPGA核心控制单元将数据写入到数据缓存单元，同时计算报文的长度并将结果写入到长度缓存单元，计数器单元中计数加1，当检测到计数器单元的计数大于0时，先读取长度缓存单元获取报文长度，计数器单元的计数减1，然后根据报文长度读取数据缓存单元，将读取的数据通过USB2.0通信接口上传至PC，直到读取数量与报文长度相等时停止，继续检测下一路缓存模块的技术器单元的计数，依次循环。

Claims

1.一种基于FPGA的多路无线信道监听装置，包括FPGA核心控制单元、与其连接的2路以上无线RF接收器，以及PC机，其特征在于：所述FPGA核心控制单元包括依次连接的USB2.0通信模块、数据传输控制模块、2路以上缓存模块、以及SPI通信接口模块，其中，SPI通信接口模块包括2路以上SPI数据接收单元，以及与USB2.0通信模块连接的SPI命令输出单元，2路以上缓存模块的每一路缓存模块均由并联的计数器单元、数据缓存单元和长度缓存单元组成，各路缓存模块中的计数器单元、数据缓存单元以及长度缓存单元分别同数据传输控制模块连接，每一路缓存模块中的计数器单元、数据缓存单元以及长度缓存单元分别与一路SPI数据接收单元连接；所述2路以上无线RF接收器分别与FPGA核心控制单元的2路以上SPI通信接口单元连接；所述PC机通过USB2.0通信接口与FPGA核心控制单元的USB2.0通信模块连接；所述无线RF接收器、缓存模块以及SPI数据接收单元的个数相同。

2.根据权利要求1所述的基于FPGA的多路无线信道监听装置，其特征在于：所述2路以上无线RF接收器为16路2.4G无线RF接收器，均采用CC2530芯片，16路2.4G无线RF接收器的16个接收信道以5MHz为间隔，平均分布在2405～2480MHz之间。

3.根据权利要求1所述的基于FPGA的多路无线信道监听装置，其特征在于：所述USB2.0通信接口采用DS_FT2232H芯片和93LC56BT-I/OT芯片。

4.根据权利要求1所述的基于FPGA的多路无线信道监听装置，其特征在于：所述FPGA核心控制单元包括EP3C10E144芯片和EPCS4SI8N芯片。