CN104467873B

CN104467873B - 一种基于概率计算的线性分组码模拟译码器设计方法

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Publication number: CN104467873B
Application number: CN201410616440.XA
Authority: CN
Inventors: 郑浩; 赵哲; 丁旭辉; 高原; 安建平; 卜祥元; 尹雪
Original assignee: Beijing Institute of Technology BIT
Current assignee: Beijing Institute of Technology BIT
Priority date: 2014-11-05
Filing date: 2014-11-05
Publication date: 2017-07-14
Anticipated expiration: 2034-11-05
Also published as: CN104467873A

Abstract

本发明涉及一种基于概率计算的线性分组码的模拟译码器的设计方法，属于信号处理技术领域，包括以下步骤：(1)由线性分组码的H矩阵与因子图的对应关系得到其因子图；(2)通过等效门、概率异或门两种门电路实现因子图中节点的相应功能；(3)通过度数为3的概率门电路实现任意度数的概率门电路模块；(4)特殊节点的实现；(5)根据因子图中变量节点与校验节点之间的连线关系，将步骤二到步骤四中介绍的相应等效门与概率异或门相连，实现模拟译码器的结构。对比现有设计方法，本发明方法将模拟译码器的器件(两种门电路)与因子图模型一一对应，设计流程清晰、搭建快捷，应用本发明方法所搭建的模拟译码器可扩展性好，具有广泛的适用性。

Description

一种基于概率计算的线性分组码模拟译码器设计方法

技术领域

本发明涉及一种模拟译码器的设计方法，特别涉及一种基于概率计算的线性分组码的模拟译码器的设计方法，属于通信信号处理技术领域。

背景技术

在数字通信系统中，为了保证传输信息的可靠性，通常会采用信道编码技术，而线性分组码凭借其结构简洁、性能优越，已广泛应用于现代数字通信系统中。低密度奇偶校验码(LDPC,Low Density Parity Check Code)是由Robert G.Gallager博士于1963年提出的一类具有稀疏校验矩阵的线性分组码，由于其具有能够逼近香农限的性能，因此成为应用最广泛的一类线性分组码。

置信传播(简称BP算法)，是一种基于图模型的消息传递算法，该算法是目前LDPC等线性分组码的一种常用译码算法。算法中迭代的过程即为消息在变量节点与校验节点之间传递的过程，其译码方法可通过因子图表述。

在信道编译码的各个实现环节中，译码器的性能是能否充分发挥信道编码性能的关键因素之一。目前所采用的线性分组码译码器基本都是基于数字逻辑进行实现的。针对目前应用最广泛的LDPC码，数字译码芯片受到功耗、速率、散热等问题制约，难以实现高性能、低功耗的LDPC译码器。

2000年Hans-Andrea Loeliger，Felix Lustenberger，Markus Helfenstein，Felix(“Probability Propagation and Decoding in Analog VLSI”)提出“和积算法”可以通过模拟电路实现，模拟译码器相比于数字译码器有着更快的处理速度和更低的功率消耗，这种优势最多可以达到两个数量级的水平。2002年Mohammand M.和NareshR.Shanbhag(“Low-Power VLSI Decoder Architectures for LDPC Codes”，ISLPED’02,August 12-14,2002,Monterey,California,USA.)提出传统数字译码器架构为实现显著的译码效果需要以大量的功耗和资源的消耗为代价。2007年Abu Baker,Soumik Ghosh,AshokKumar,Magdy Bayoumi,Rafic Ayoubi(“Design and Realization of Analog Phi-Function for LDPC Decoder”)针对数字译码器在功耗、芯片面积存在的问题提出了一种基于函数的LDPC模拟译码电路结构，通过仿真和搭建模型说明此种模拟电路在和数字电路实现相同译码功能的前提下，可减少10％以上的功耗，收敛时间可减少50％以上，而电路面积也仅仅为数字译码器芯片的40％以下。

发明内容

本发明的目的是为解决传统数字译码器在功耗、速率、散热等方面的问题，并且针对现有模拟译码电路，提出一种电路器件与因子图模型一一对应的结构最优模拟译码器的搭建方法。针对线性分组码，提出一种通用的通过等效门和概率异或门两种模块搭建的模拟译码器结构及译码器的设计方法。本发明搭建的模拟译码器具有良好的可扩展性和广泛的适用性。

本发明提出的模拟译码器是通过两种门电路：等效门和概率异或门电路来实现的。在模拟电路中，信号的载体可分为电荷、电流和电压三种，根据基尔霍夫电流定理，电流信号的加法非常容易实现，即节点所有输出电流等于所有输入电流之和，而对于电压和电荷信号的加法实现相对较为困难。所以，本发明实现信号的载体为电流信号。令INPUT_n(0)和INPUT_n(1)、OUTPUT_n(0)和OUTPUT_n(1)表示门电路的第n组输入和输出(n＝1,2,3)。其中INPUT_n(0)和INPUT_n(1)是第n组输入电流，表示与第n个输入对应的比特被判决为0或者为1的概率；OUTPUT_n(0)和OUTPUT_n(1)是第n组输出电流，表示第n个输出对应的比特被判决为0或者为1的概率。门电路的度数定义为其输入输出端口的“组”数，每组端口存在2个输入2个输出。即，若门电路存在3组输入输出端口，则其度数为3。在以上定义下，度数为3的等效门和概率异或门的功能如下：

1、等效门

如图1所示，度数为3的等效门存在3组端口，每组端口存在2个输入值和2个输出值，共计4个值，其中INPUT_n(0)和INPUT_n(1)表示端口的输入电流大小，这2个电流的大小分别代表输入码字为0和为1的概率值大小(n＝1,2,3，表示端口的序号)。

度数为3的等效门存在两种工作状态：(1)1组输入端和2组输出端，(2)2组输入端和1组输出端。两种工作状态的输入输出关系如下：

对于工作状态(1)中任意1组端口输入，其余2组端口输出的情况，输入输出关系为：输出等于输入。3组端口中任意1组端口作为输入端口，其余2组端口作为输出端口，度数为3的等效门计算关系可以表示为下面3种情况：

1)OUTPUT₁(0)＝OUTPUT₂(0)＝INPUT₃(0)

OUTPUT₁(1)＝OUTPUT₂(1)＝INPUT₃(1)

2)OUTPUT₂(0)＝OUTPUT₃(0)＝INPUT₁(0)

OUTPUT₂(1)＝OUTPUT₃(1)＝INPUT₁(1)

3)OUTPUT₃(0)＝OUTPUT₁(0)＝INPUT₂(0)

OUTPUT₃(1)＝OUTPUT₁(1)＝INPUT₂(1)

对于工作状态(2)中任意2组端口输入，其余1组端口输出的情况，输入输出关系为：代表输出为0的电流大小等于代表输入为0的2个电流大小的乘积后进行归一化；代表输出为1的电流值大小等于代表输入为1的两个电流大小的乘积后进行归一化。归一化的作用是保证概率门输出的一组代表码字为0或者为1概率值的电流值之和为1，通过在每组输出端口的输出值乘以归一化因子K_i实现。3组端口中任意2组端口作为输入端口，其余1组端口作为输出端口的情况，等效门的计算关系可以表示为下面3种情况：

1)OUTPUT₁(0)＝K₁·INPUT₂(0)·INPUT₃(0)

OUTPUT₁(1)＝K₁·INPUT₂(1)·INPUT₃(1)

2)OUTPUT₂(0)＝K₂·INPUT₁(0)·INPUT₃(0)

OUTPUT₂(1)＝K₂·INPUT₁(1)·INPUT₃(1)

3)OUTPUT₃(0)＝K₃·INPUT₁(0)·INPUT₂(0)

OUTPUT₃(1)＝K₃·INPUT₁(1)·INPUT₂(1)

2、概率异或门

如图2所示，度数为3的异或门同样存在3组端口，每组端口存在2个输入值2个输出值共计4个值，其中INPUT_n(0)和INPUT_n(1)表示端口n的输入电流大小，这2个电流的大小分别代表输入码字为0和为1的概率值大小(n＝1,2,3，表示端口的序号)。度数为3的概率异或门只存在一种工作状态：2组输入端和1组输出端。

对于工作状态中任意2组端口输入，其余1组端口输出的情况，输入输出关系为：

任意1组端口输出的代表码字为0概率大小的电流值等于另外2组端口输入的代表码字模二和为0概率大小的电流值；任意1组端口输出的代表码字为1概率大小的电流值等于另外2组端口输入的代表码字模二和为1概率大小的电流值。3组端口中任意2组端口作为输入端口，1组端口作为输出端口，度数为3的概率异或门的计算关系可以表示为下面3种情况：

1)OUTPUT₁(0)＝INPUT₂(0)·INPUT₃(0)+INPUT₂(1)·INPUT₃(1)

OUTPUT₁(1)＝INPUT₂(0)·INPUT₃(1)+INPUT₂(1)·INPUT₃(0)

2)OUTPUT₂(0)＝INPUT₁(0)·INPUT₃(0)+INPUT₁(1)·INPUT₃(1)

OUTPUT₂(1)＝INPUT₁(0)·INPUT₃(1)+INPUT₁(1)·INPUT₃(0)

3)OUTPUT₃(0)＝INPUT₁(0)·INPUT₂(0)+INPUT₁(1)·INPUT₂(1)

OUTPUT₃(1)＝INPUT₁(0)·INPUT₂(1)+INPUT₁(1)·INPUT₂(0)

本发明是通过以下技术方案实现的：

一种基于概率计算的线性分组码模拟译码器设计方法，包括以下步骤：

步骤一，由线性分组码的H矩阵与因子图的对应关系得到其因子图。

H矩阵的列与因子图变量节点一一对应，矩阵的行与因子图校验节点一一对应。矩阵中的权值1确定相应变量节点和校验节点的连线关系，进而得到对应的因子图。因子图中节点的度数为与此节点相连的边的数量。

步骤二，通过等效门、概率异或门两种门电路实现因子图中节点的相应功能。

对于因子图中度数为n的信息位的变量节点，考虑到初始信息输入和译码结果的输出，可通过度数为n+2的等效门模块实现；对于因子图中度数为m的校验位变量节点，由于存在初始信息输入但无译码输出值，可通过度数为m+1的等效门实现；对于因子图中的校验节点，通过与其度数相同的概率异或门来实现(m，n均为整数)。门电路每组端口的输入值和输出值表示码字为0或为1的概率，其大小通过归一化电流的大小表示。

步骤三，通过度数为3的概率门电路实现任意度数的概率门电路模块。

搭建译码器过程中，对于度数小于等于3的模块(度数为2或3的模块)，可直接使用上述介绍的度数为3等效门、概率异或门来实现。度数为3的模块可直接实现；度数为2的等效门模块选取等效门任意两组端口，将其余一组端口的输入置为等电流，输出接地即可实现。对于度数n大于3的模块，可通过将n-2组度数为3的门电路的对应输入与输出端口“两两相连”形成一种“链式结构”进而得到度数为n的模块。此种方法共同适用于等效门和概率异或门。

步骤四，特殊节点的实现。

对于H矩阵中列重为1的校验位，在因子图中表示为度数为1的变量节点，由步骤二可知，其存在初始信道的输入值和译码输出值。但由于校验位无需进行译码输出过程，其输入值直接通过相应连线传递给其对应的校验节点。所以可以省略这些实现变量节点相应功能的等效门，将初始化概率值直接输入到与其相连的概率异或门上。通过此种方法，可以实现模拟译码器的优化，即减少译码器中门的数量，减少资源的消耗。

步骤五，根据因子图中变量节点与校验节点之间的连线关系，将步骤二到步骤四中介绍的相应等效门与概率异或门相连，实现模拟译码器的结构。

因子图中变量节点与校验节点之间的每条连线，在模拟译码器中，对应等效门和概率异或门端口间的一组连线，包括4条(2条输入，2条输出)。

综上五个步骤，可搭建出本发明的模拟译码器电路。译码器的输入为从信道接收到的表示码字数值的电压信号经过差分电路转化成的电流信号；译码器的输出为表示码字译码结果的电流值，可作为后期信号处理电路的输入值或者后期比较电路的输入值。译码器中的等效门实现BP算法中的初始化、变量节点更新和计算后验概率3个步骤。对于BP算法中的初始化步骤，可以通过上述介绍的等效门的工作状态(1)来实现，即等效门为单输入多输出情况；BP算法中的变量节点更新、计算后验概率步骤，可以通过上述介绍的等效门的工作状态(2)来实现，即等效门为多输入单输出情况。BP算法中的校验节点更新步骤，对应于因子图中的校验节点部分，可以通过概率异或门来实现，此时，概率异或门工作在其唯一的工作状态。

通过以上连接方式，可通过因子图得到对应的模拟译码器，令：

P_i(0)和P_i(1)表示对等效门进行初始化操作过程中第i个等效门输入端口的输入电流值大小，此电流值大小等于代表输入码字为0和为1的概率值大小；

q_ij(0)和q_ij(1)表示第i个等效门输出端口传递给第j个概率异或门输入端口的电流值大小，此电流值大小等于在得到j以外其他所有概率异或门传递来的消息后，判断码字为0或者为1的概率值大小，其运算规则同等效门运算规则。

r_ji(0)和r_ji(1)表示第j个概率异或门输出端口传递给第i个等效门输入端口的电流值大小，此电流值大小等于在得到i以外其他所有等效门传递来的消息后，判断码字为0或者为1的概率值大小，其运算规则同概率异或门运算规则。

Q_i(0)和Q_i(1)表示第i个等效门输出端口的译码结果输出电流值大小，此电流值大小等于译码后判断发送比特为0或者为1的概率值大小。

则译码器的工作方式如下：

1.译码器初始化步骤，等效门工作在其工作状态(1)，即为单端口输入多端口输出情况。等效门接收到代表码字初始概率大小的电流值P_i(0)和P_i(1)，通过其工作状态(1)的运算规则，对其每组端口的输出q_ij(0)和q_ij(1)进行初始化并且传递给与之相连的概率异或门。

2.译码器校验节点更新步骤中概率异或门工作在其唯一的工作状态，即为多端口输入单端口输出情况。概率异或门接收到来自等效门的消息q_ij(0)和q_ij(1)，并且通过概率异或门的运算规则对其输出值r_ji(0)和r_ji(1)进行更新，并传递给与其相连的等效门。

3.译码器变量节点更新步骤中等效门工作在其工作状态(2)，即为多端口输入单端口输出情况。等效门接收到来自概率异或门的电流消息r_ji(0)、r_ji(1)和其初始化电流消息P_i(0)、P_i(1)，通过等效门的运算法则对二者进行综合处理，再次对其输出值r_ji(0)和r_ji(1)进行更新并传递给与其相连的概率异或门。

4.译码器计算后验概率步骤中等效门同样工作在其工作状态(2)，即为多端口输入单端口输出情况。等效门在符合译码结束的条件的情况下，即：等效门译码输出端口的输出电流值稳定(电流大小波动在允许范围内)的情况下，对其初始化电流消息Pi(0)、Pi(1)和来自概率异或门的电流消息r_ji(0)、r_ji(1)进行综合处理，根据等效门的运算规则在输出端口输出译码结果电流值Q_i(0)和Q_i(1)，完成译码。

通过以上四个步骤，可完成译码器的译码工作。对于此种模拟译码器，P_i(0)、P_i(1)和Q_i(0)、Q_i(1)分别为其外部的总输入电流信息值和总输出电流信息值；q_ij(0)、q_ij(1)和r_ji(0)、r_ji(1)分别为其内部传递的电流信息值。对于此种模拟译码器，对其输入代表码字初始概率大小的电流值P_i(0)和P_i(1)，译码器经过内部信息的处理过程最终输出代表码字译码概率的电流值Q_i(0)和Q_i(1)，完成译码。

有益效果

本发明设计的线性分组码模拟译码器采用了BP译码算法。从线性分组码的H矩阵对应的因子图出发，通过两种概率门(等效门、概率异或门)与因子图中两种节点的关系，搭建出模拟译码器的结构。与传统数字译码器相比,本文搭建的模拟译码器在译码模块的搭建上使用概率门电路模块，与数字电路FPGA实现的功能模块相比，可以节省大量的电路器件数量，进而大大减少了芯片面积。模拟译码器通过状态设置方式取代了传统数字译码器中迭代次数的设置，相比于数字译码器，在相同功耗情况下，模拟译码器可以以更少的时间达到译码输出稳定的收敛时间，进而在译码输出速度上体现出相比于数字译码器的优势。与现有模拟译码器的设计方法相比，本发明方法将模拟译码器的器件(两种门电路)与因子图模型一一对应，设计流程清晰、搭建快捷，应用本发明方法所搭建的模拟译码器可扩展性好，具有广泛的适用性。

附图说明

图1为度数为3的等效门输入输出情况示意图；

图2为度数为3的概率异或门输入输出情况示意图；

图3为具体实施方式中所选取的(6,3)LDPC码的因子图；

图4为具体实施方式中根据(6,3)LDPC码所搭建的模拟译码器模型。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例子，并且参照附图，对本发明进一步详细说明。

以(6,3)线性分组码为例说明此模拟译码器的结构。所选码型的校验矩阵如下：(此码字含有6位，前3位为信息比特，后3位为校验比特)

根据此H矩阵搭建其对应的模拟译码器，方法步骤如下：

步骤一，由线性分组码的H矩阵与因子图的对应关系得到其对应的因子图。

此校验矩阵为3×6的矩阵，3行6列，对应了因子图中的3个校验节点和6个变量节点。矩阵的第1行行重为4，说明其对应的因子图中第1个校验节点度数为4；矩阵的第2、3行行重为3，说明其对应因子图中第2、3个校验节点的度数为3。矩阵的前3位信息位列重为2，第1位校验位列重为2，后2位校验位列重为1，说明其对应的因子图中前3位信息位的变量节点度数为2，第1位校验位的变量节点度数为2，后2位校验位的度数变量节点度数为1。通过H矩阵中权值1的位置确定相应变量节点和校验节点的连线关系，即可得到此H矩阵对应的因子图，如图3所示。

步骤二，通过两种门电路实现因子图中节点的相应功能。

(1)对于变量节点部分，通过等效门来实现。此实施例对应因子图含有6个变量节点，前3个信息位的变量节点度数为2，第1个校验位的变量节点度数为2，后两位校验位的变量节点度数为1。

由于前3位信息位的变量节点需要输入信道初始化概率值并输出译码结果，所以在用等效门实现其功能时需要增加2组端口作为初始化信息输入端口和译码结果输出端口。由于后3位校验位的变量节点需要输入信道初始化概率值，但无需输出译码结果，所以在用等效门实现其功能时需要增加1组端口作为初始化信息输入端口。需要注意的是，初始化端口只存在输入值来输入初始化概率无输出值，即输出端口接地；计算后验概率端口只存在输出值用来输出译码结果而不存在输入值，即输入端口置为等电流值(0.5)。综上，针对本实施例，采用度数为4的等效门模块(2个度数为3的等效门对应端口两两相连)实现前3个信息位的变量节点相应功能，采用度数为3的等效门模块实现第1个校验位的变量节点相应功能，采用度数为2的等效门模块实现后2个校验位的变量节点相应功能。

(2)对于校验节点部分，通过概率异或门来实现。

此实施例中第1个校验节点度数为4，后2个校验节点度数为3，,所以通过1个度数为4的概率异或门模块(2个度数为3的概率异或门对应端口两两相连)和2个度数为3的概率异或门模块来实现此例中校验节点的相应功能。其输入为来自变量节点的更新值q_ij(0)和q_ij(1)，通过概率异或门的计算关系输出校验节点更新值r_ji(0)和r_ji(1)。数值大小在电路中通过电流大小表示。

本实施例的因子图中，校验节点的度数分别为3和4，需要使用度数为3的概率异或门实现度数为3的校验节点的功能，使用2个度数为3的概率异或门通过一组输入输出端口两两相连实现度数为4的校验节点的功能。因子图中的前3位信息位的变量节点度数均为2，因此需要使用度数为4的等效门来实现，即需要通过2个度数为3的等效门一组对应输入输出端口两两相连得到度数为4的等效门；因子图中第一位校验位的变量节点度数为2，因此需要使用度数为3的等效门实现，而后2位校验位的变量节点由于度数为1，故可通过步骤四中的方法对其进行简化。

步骤四，实现本实施例中特殊节点的结构。

对于本实施例，6位信息位中前3位为信息比特，后3位为校验比特，且后2位校验比特对应矩阵中码字列重均为1，即因子图中相应的变量节点度数均为1。考虑到信道初始化消息的输入，后2位校验位对应的等效门在每次迭代中输出电流值大小均等于此码字信道初始化概率值大小。并且由于后2位校验位的译码结果无需输出，所以，可以省略实现此2位校验位相应功能的等效门，将此2位校验位码字的信道初始化概率值直接输入到与其对应的等效门相连的概率异或门上即可。通过此种方法，在满足条件的基础上实现了模拟译码器性能的优化，减少了译码器中等效门的数量，减少了资源的消耗。

步骤五，根据因子图中变量节点与校验节点之间的连线关系，将步骤二到步骤四中介绍的相应等效门与概率异或门相连，实现模拟译码器的结构。对于本实施例，将与因子图中两种节点对应的等效门与概率异或门相连。例如，本实施例因子图中变量节点3与校验节点2之间有一条连线，在模拟译码器中，将与其对应的第3个等效门的一组端口与第2个概率异或门的一组端口相连。其中包括4条连线，对每个门的每组端口，包括2输入2输出。输入输出电流值大小分别表示输入码字为0\1的概率大小和输出码字为0\1的概率大小。

综上5个步骤，即完成了本实施例中(6，3)线性分组码对应的模拟译码器的搭建，最终译码器电路如图4所示。V1、V2、V3均为通过2个度数为3的等效门相应端口两两相连实现的度数为4等效门，V4为度数为3的等效门；C2、C3为度数为3的概率异或门，C1为度数为通过2个度数为3的概率异或门相应端口两两相连实现的度数为4的概率异或门。P1～P6为信道输入的码字初始化概率值，其大小通过电流大小表示。qij和rji为在等效门i和概率异或门j之间传递的迭代消息，Q1～Q3为前3位信息码字输出的译码结果。此模拟译码器省略了变量节点V5、V6，将相应位码字初始化概率电流值直接输入对应的概率异或门C1、C2中，简化了电路，减少了资源的消耗。

以上所述的具体描述，对发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种基于概率计算的线性分组码模拟译码器设计方法,其特征在于：包括以下步骤：

步骤一、由线性分组码的H矩阵与因子图的对应关系得到其因子图；其对应关系如下：

H矩阵的列与因子图变量节点一一对应，矩阵的行与因子图校验节点一一对应，矩阵中的权值1确定相应变量节点和校验节点的连线关系；

步骤二、通过等效门、概率异或门两种门电路实现因子图中节点的相应功能；具体实现方式如下：

对于因子图中度数为n的信息位的变量节点，通过度数为n+2的等效门实现；对于因子图中度数为m的校验位的变量节点，通过度数为m+1的等效门实现；对于因子图中的校验节点，通过与其度数相同的概率异或门实现，其中m和n均为整数；

步骤三、通过度数为3的概率门电路实现任意度数的概率门电路模块；所述概率门电路是指等效门电路或概率异或门电路，具体实现方式如下：

对于度数n小于等于3的模块，直接使用度数为3的概率门电路实现；对于度数n大于3的模块，可通过将n-2个度数为3的概率门电路的对应输入与输出端口“两两相连”形成一种“链式结构”实现；

步骤四、特殊节点的实现，具体实现方式如下：

对于因子图中度数为1的校验位的变量节点，省略实现其相应功能的等效门，将其输入直接连接到与其相连的概率异或门上；

2.根据权利要求1所述的一种基于概率计算的线性分组码模拟译码器设计方法，其特征在于：所述等效门和概率异或门均存在3组端口，每组端口存在2个输入值和2个输出值，其中2个输入值表示端口的输入电流大小，这2个电流的大小分别代表输入码字为0和为1的概率值大小，2个输出值表示端口的输出电流大小，这2个电流的大小分别代表输出码字为0和为1的概率值大小。

3.根据权利要求1或2所述的一种基于概率计算的线性分组码模拟译码器设计方法，其特征在于：所述等效门存在两种工作状态：(1)1组输入端和2组输出端，(2)2组输入端和1组输出端；两种工作状态的输入输出关系如下：

(1)1组输入端和2组输出端：输入输出关系为：输出等于输入；

(2)2组输入端和1组输出端：输入输出关系为：代表输出为0的电流大小等于代表输入为0的2个电流大小的乘积后进行归一化；代表输出为1的电流值大小等于代表输入为1的两个电流大小的乘积后进行归一化。

4.根据权利要求1或2所述的一种基于概率计算的线性分组码模拟译码器设计方法，其特征在于：所述概率异或门的输入输出关系为：任意1组端口输出的代表码字为0概率大小的电流值等于另外2组端口输入的代表码字模二和为0概率大小的电流值；任意1组端口输出的代表码字为1概率大小的电流值等于另外2组端口输入的代表码字模二和为1概率大小的电流值。