CN104461941A - 一种内存系统架构及管理方法 - Google Patents

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Abstract

本发明公开一种内存系统架构及管理方法，基于缓存一致性协议对内存系统进行扩展，包括CPU内部集成的内存控制器和一致性协议控制器，与CPU内部集成的内存控制器相连的直接内存，以及网络内存系统；其中网络内存系统包括一致性协议控制器、内存控制器以及与其相连的间接内存；CPU内部集成的一致性协议控制器通过缓存一致性协议网络与网络内存系统的一致性协议控制器交互通信。本发明突破了CPU芯片的IO限制导致的内存容量限制，显著增大了系统内存容量，进而能够提高系统数据信息处理效率。

Description

一种内存系统架构及管理方法
 
技术领域
　　本发明涉及内存扩展技术，具体地说是一种内存系统架构及管理方法。
背景技术
主机的内存一直是计算机系统的重要的组成部分，是决定系统性能的一个重要的部件。随着云计算、移动互联网和物联网等新一代信息技术的广泛应用，全球数据的增长速度之快前所未有，数据的类型也变得越来越多。信息技术的高速发展将人类社会带入大数据时代，人们创造、捕获和复制的信息无处不在，构成规模巨大且不断扩张的“数字宇宙”，这使得用户对于海量数据的处理和实施分析的及时高效性越来越重视。
由于大数据是一种以数据为中心的数据密集型技术，对内存容量的需求非常巨大，然而内存和外存之间的I/O性能不匹配一直是造成数据处理速度低下的重要原因。内存计算消除了上述传统计算模式中的I/O性能瓶颈，将大量的数据装载在内存中，大规模数据的处理性能得到显著提升，然而数据的快速增长和数据类型的不断扩充令内存计算平台的内存系统面临容量扩展问题。并且，由于在现有的计算机/服务器受限于芯片集成度和IO的限制，导致单台计算机/服务器的可支持的内存容量小于CPU的最大寻址空间。
发明内容
针对现有技术的不足之处，本发明提出了一种内存系统架构及管理方法。
本发明所述一种内存系统架构及管理方法，解决所述技术问题采用的技术方案如下：本发明基于缓存一致性协议对内存系统进行扩展，得到一种新的内存系统架构，同时也提出了一种新的内存系统的管理方法；
所述内存系统架构，包括CPU内部集成的内存控制器和一致性协议控制器，与CPU内部集成的内存控制器相连的内存设备（以下简称”直接内存”），以及网络内存系统；其中，网络内存系统包括一致性协议控制器、内存控制器以及与其相连的内存设备（以下简称“间接内存”），网络内存系统中所述内存设备通过内存控制器与一致性协议控制器相连；所述CPU内部集成的一致性协议控制器通过缓存一致性协议网络与网络内存系统的一致性协议控制器交互通信。
本实施例所述内存系统架构的管理方法，包括以下步骤：
步骤一、所有内存按照统一编址方式进行编址，根据被访问数据的地址范围确定访问“直接内存”还是“间接内存”；
步骤二、对于“直接内存”的访问，直接通过CPU内部集成的内存控制器向其内存设备发出读写请求；
步骤三、对于“间接内存”的访问，CPU通过缓存一致性协议网络，向与一致性协议控制器连接的内存控制器发送读写请求，然后该内存控制器对内存设备进行读写。
本发明的一种内存系统架构及管理方法与现有技术相比具有的有益效果是：利用缓存一致性协议扩展内存，提出了一种新内存系统的扩展方式和管理方法，突破了CPU芯片的IO限制导致的内存容量限制；显著增大了系统内存容量，进而能够提高系统数据信息处理效率，提高了产品性能和市场竞争力。
附图说明
附图1为所述内存系统架构的示意图；
附图2为所述内存系统架构的管理方法的示意图；
附图3为所述内存系统架构的扩展结构的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参考附图，对本发明所述一种内存系统架构及管理方法进一步详细说明。
本发明所述一种内存系统架构及管理方法，基于缓存一致性协议对内存系统进行扩展得到一种新的内存系统架构，同时也提出了一种新的内存系统的管理方法。
实施例1：
本实施例所述内存系统架构，如附图1所示，包括CPU内部集成的内存控制器和一致性协议控制器，与CPU内部集成的内存控制器相连的“直接内存”，以及网络内存系统；其中，网络内存系统包括一致性协议控制器、内存控制器以及与其相连的“间接内存”，网络内存系统中所述内存设备通过内存控制器与一致性协议控制器相连；所述CPU内部集成的一致性协议控制器通过缓存一致性协议网络与网络内存系统的一致性协议控制器交互通信。
本实施例所述内存系统架构的管理方法，包括以下步骤：
步骤一、所有内存按照统一编址方式进行编址，根据被访问数据的地址范围确定访问“直接内存”还是“间接内存”；
步骤二、对于“直接内存”的访问，直接通过CPU内部集成的内存控制器向其内存设备发出读写请求；
步骤三、对于“间接内存”的访问，CPU通过缓存一致性协议网络，向与一致性协议控制器连接的内存控制器发送读写请求，然后该内存控制器对内存设备进行读写。
本实施例所述内存系统架构的管理方法中，如附图2所示，对于“间接内存”的写访问步骤如下：
步骤一、CPU向与之直接相连的一致性协议控制器1发出写请求；
步骤二、一致性协议控制器1通过缓存一致性协议网络访问，向一致性协议控制器2发出写请求事务；
步骤三、一致性协议控制器2在缓存一致性协议网络内完成一致性协议所要求的相关处理；然后向与之相连接的内存控制器3发出写请求；
步骤四、内存控制器3向内存设备4发出写操作，并向一致性协议控制器2发送写完成；
步骤五、一致性协议控制器2向一致性协议控制器1发送写完成响应事务。
同样，根据图2所示，本实施例所述内存系统架构的管理方法中，对于“间接内存”的读访问步骤如下：
步骤一、CPU向与之直接相连的一致性协议控制器1发出读请求；
步骤二、一致性协议控制器1通过缓存一致性协议网络访问，向一致性协议控制器2发出读请求事务；
步骤三、一致性协议控制器2在缓存一致协议网络内完成一致性协议所要求的相关处理；然后向与之相连接的内存控制器3发出读请求；
步骤四、内存控制器3向内存设备4发出读操作，等返回数据时并向一致性协议控制器2发送读数据；
步骤五、一致性协议控制器2向一致性协议控制器1发送读数据和读完成响应事务（两者的形式可以分离，也可以合并在一起）；
步骤六、一致性协议控制器1向CPU返回读数据。
本实施例所述内心系统架构的扩展结构，如附图3所示：本实施例中的缓存一致性协议网络和一致性协议控制器不局限于任何特定的缓存一致性协议；内存系统架构中，所述CPU不限定某种特定的CPU；与缓存一致性协议网络相连接的CPU数量不限于一个，可以是两个，也可以是两个以上；同样地，与缓存一致性协议网络相连接的网络内存系统也不限于一个，这样，与缓存一致性协议网络相连接的一致性协议控制器及其相连的内存控制器的数量也不限于一个，可以是两个，也可以是两个以上。
上述具体实施方式仅是本发明的具体个案，本发明的专利保护范围包括但不限于上述具体实施方式，任何符合本发明的权利要求书的且所属技术领域的普通技术人员对其所做的适当变化或替换，皆应落入本发明的专利保护范围。

Claims (6)

1.一种内存系统架构，其特征在于，基于缓存一致性协议对内存系统进行扩展，得到一种新的内存系统架构；所述内存系统架构，包括CPU内部集成的内存控制器和一致性协议控制器，与CPU内部集成的内存控制器相连的内存设备，以及网络内存系统；其中，网络内存系统包括一致性协议控制器、内存控制器以及与其相连的内存设备，网络内存系统中所述内存设备通过内存控制器与一致性协议控制器相连；所述CPU内部集成的一致性协议控制器通过缓存一致性协议网络与网络内存系统的一致性协议控制器交互通信；与CPU内部集成的内存控制器相连的内存设备简称”直接内存”，网络内存系统中与内存控制器相连的内存设备简称“间接内存”。
2.根据权利要求1所述一种内存系统架构，其特征在于，与缓存一致性协议网络相连接的CPU数量不限于一个。
3.根据权利要求1或2所述一种内存系统架构，其特征在于，与缓存一致性协议网络相连接的网络内存系统不限于一个。
4.一种内存系统架构的管理方法，其特征在于，基于缓存一致性协议对内存系统进行扩展，所述内存系统的管理方法包括如下步骤：
步骤一、所有内存按照统一编址方式进行编址，根据被访问数据的地址范围确定访问“直接内存”还是“间接内存”；
步骤二、对于“直接内存”的访问，直接通过CPU内部集成的内存控制器向其内存设备发出读写请求；
步骤三、对于“间接内存”的访问，CPU通过缓存一致性协议网络，向与一致性协议控制器连接的内存控制器发送读写请求，然后该内存控制器对内存设备进行读写。
5.根据权利要求4所述一种内存系统架构的管理方法，其特征在于，对于“间接内存”的写访问步骤如下：
步骤一、CPU向与之直接相连的一致性协议控制器1发出写请求；
步骤二、一致性协议控制器1通过缓存一致性协议网络访问，向一致性协议控制器2发出写请求事务；
步骤三、一致性协议控制器2在缓存一致性协议网络内完成一致性协议所要求的相关处理；然后向与之相连接的内存控制器3发出写请求；
步骤四、内存控制器3向内存设备4发出写操作，并向一致性协议控制器2发送写完成；
步骤五、一致性协议控制器2向一致性协议控制器1发送写完成响应事务。
6.根据权利要求4所述一种内存系统架构的管理方法，其特征在于，对于“间接内存”的读访问步骤如下：
步骤一、CPU向与之直接相连的一致性协议控制器1发出读请求；
步骤二、一致性协议控制器1通过缓存一致性协议网络访问，向一致性协议控制器2发出读请求事务；
步骤三、一致性协议控制器2在缓存一致协议网络内完成一致性协议所要求的相关处理；然后向与之相连接的内存控制器3发出读请求；
步骤四、内存控制器3向内存设备4发出读操作，等返回数据时并向一致性协议控制器2发送读数据；
步骤五、一致性协议控制器2向一致性协议控制器1发送读数据和读完成响应事务；
步骤六、一致性协议控制器1向CPU返回读数据。
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