CN104428836A - 环形拓扑状态指示 - Google Patents

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CN104428836A CN201380028585.1A CN201380028585A CN104428836A CN 104428836 A CN104428836 A CN 104428836A CN 201380028585 A CN201380028585 A CN 201380028585A CN 104428836 A CN104428836 A CN 104428836A
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Abstract

一种半导体装置，包括具有外部数据接口、外部状态接口和多个内部数据接口的桥接装置。多个存储装置中的每一个经由一个内部数据接口连接到桥接装置。每个存储装置具有连接到桥接装置的输入的就绪/忙输出。桥接装置被配置为响应于在外部状态接口上接收的状态请求命令，在外部状态接口上以分组化格式输出每个就绪/忙输出的当前状态；以及，通过一个内部数据接口从所选存储装置的状态寄存器读取信息，并且响应于在外部数据接口上接收的状态读取命令在外部数据接口上提供该信息。还公开了一种操作半导体装置的方法。

Description

环形拓扑状态指示
相关申请的交叉引用
本申请要求在2012年5月29日提交的、申请号为61/652513的美国临时专利申请的优先权，通过引用将该美国临时专利申请的内容全部包含于此。
技术领域
本发明总的涉及用于将状态信息从多个串行连接的半导体装置传输到控制器的设备和方法。
背景技术
计算机和其他信息技术系统通常包含诸如存储器的半导体装置。半导体装置由控制器控制，该控制器可形成计算机的中央处理单元(CPU)的部分或者可从CPU分离出来。控制器具有传输去往和来自半导体装置的信息的接口。并且应理解，可传输的信息的类型，以及在现有技术中公开的用于执行这种控制器-装置通信的各种实施方式有很多。存储装置的“就绪”或“忙”状态仅是可从存储装置传输到控制器的一种类型的信息的例子。
在2008年8月21日公开的公开号为2008/0201548且名称为“SYSTEMHAVING ONE OR MORE MEMORY DEVICES”的美国专利申请中、在2008年2月28日公开的公开号为2008/0049505且名称为“SCALABLEMEMORY SYSTEM”的美国专利申请中、在2008年2月28日公开的公开号为2008/0052449且名称为“MODULAR COMMAND STRUCTUREFOR MEMORY AND MEMORY SYSTEM”的美国专利申请中、在2010年4月15日公开的公开号为2010/0091536且名称为“COMPOSITE MEMORYHAVING A BRIDGING DEVICE FOR CONNECTING DISCRETEMEMORY DEVICES TO A SYSTEM”的美国专利申请中描述了具有环形拓扑的存储系统的例子，所有这些专利申请通过引用被全部包含于此。在以下说明书的各个位置，可引用某些示例的命令、地址和数据格式、协议、内部装置结构，和/或总线事务等，并且本领域技术人员应理解可根据上述专利引文来快速获得进一步的示例细节。
在具有环形拓扑的存储系统中，命令分组源自控制器并且绕存储装置环传输，以点到点的方式通过每个存储装置，直到它们最终回到控制器。图1A是接收并行时钟信号的示例系统的框图，而图1B是接收源同步时钟信号的图1A的相同系统的框图。时钟信号可以是单端时钟信号或者差分时钟对。
在图1A中，系统20包括具有至少一个输出端口Xout和输入端口Xin的存储控制器22，以及串行连接的存储装置24、26、28和30。尽管在图1A中未示出，但每个存储装置具有Xin输入端口和Xout输出端口。输入和输出端口由一个或多个物理引脚或者连接构成，该物理引脚或者连接将存储装置连接到系统，该存储装置是该系统的一部分。在一些实例中，存储装置是闪存存储装置。图1A的当前示例包括四个存储装置，但可选示例可包括单个存储装置或者任何适当数量的存储装置。因此，如果存储装置24由于连接到Xout而是系统20的第一装置，那么存储装置30由于连接到Xin而是第N个或最后的装置，其中N是大于0的整数。因此存储装置26-28是介于第一和最后的存储装置之间的串行连接的存储装置。在系统的加电初始化时，每个存储装置可假定一个有区别的标识(ID)号或者装置地址(DA)，使得存储装置是可独立寻址的。其中通过引用被全部包含于此的共有的公开号为2008/0155179的名称为“APPARATUS ANDMETHOD FOR PRODUCING IDS FOR INTERCONNECTED DEVICES OFMIXED TYPE”的美国专利申请、公开号为2007/0233917的名称为“APPARATUS AND METHOD FOR ESTABLISHING DEVICEIDENTIFIERS FOR SERIALLY INTERCONNECTED DEVICES”的美国专利申请、公开号为2008/0181214的名称为“APPARATUS AND METHODFOR PRODUCING DEVICE IDENTIFIERS FOR SERIALLYINTERCONNECTED DEVICES OF MIXED TYPE”的美国专利申请、公开号为2008/0192649的名称为“APPARATUS AND METHOD FORPRODUCING IDENTIFIERS REGARDLESS OF MIXED DEVICE TYPE INA SERIAL INTERCONNECTION”的美国专利申请、公开号为2008/0215778的名称为“APPARATUS AND METHOD FOR IDENTIFYINGDEVICE TYPE OF SERIALLY INTERCONNECTED DEVICES”的美国专利申请、公开号为2008/0140899的名称为“ADDRESS ASSIGNMENT ANDTYPE RECOGNITION OF SERIALLY INTERCONNECTED MEMORYDEVICES OF MIXED TYPE”的美国专利申请，以及公开号为2008/0140916的名称为“SYSTEM AND METHOD OF OPERATING MEMORY DEVICESOF MIXED TYPE”的美国专利申请，描述了用于为系统的串行连接的存储装置生成和分配装置地址的方法。
存储装置24到30被认为是串行连接的，因为一个存储装置的数据输入被连接到前一个存储装置的数据输出(除了链中的第一和最后的存储装置以外)，从而形成串联系统结构。存储控制器22的通道包括由连接到导线的单独的引脚或者相同的引脚提供的数据、地址和控制信息。图1A的示例包括一个通道，其中该一个通道包括Xout和对应的Xin端口。然而，存储控制器22可包括任何适当数量的通道，用于支持不同的存储装置链。在图1A的示例中，存储控制器提供时钟信号CK，其并行连接到所有存储装置。
在一般的操作中，存储控制器22通过其Xout端口发出命令，该命令包括操作码(op码)、装置地址、用于读取或编程的可选地址信息，以及用于编程的数据。可将命令作为串行位流命令分组发出，其中分组可被逻辑细分为预定大小的片段。例如，每个片段可以是1个字节大小。位流是随时间提供的位序列或位串。由第一存储装置24接收命令，该第一存储装置24比较装置地址与其被分配的地址。如果地址相匹配，则存储装置24执行该命令。通过存储装置24自己的输出端口Xout将命令传送到下一个存储装置26，并重复相同的过程。最后，具有匹配装置地址的存储装置(称作所选择的存储装置)将执行由该命令指定的操作。如果命令是读取数据命令，则所选择的存储装置将通过其输出端口Xout(未示出)输出读取数据，通过介于中间的存储装置串行传送该读取数据直到其到达存储控制器22的Xin端口。由于以串行位流的形式提供命令和数据，因此每个存储装置使用时钟来计时串行位的输入/输出，并且来同步内部存储装置操作。该时钟用于系统20中的所有存储装置。
在前述公开号为2008/0201548的美国专利申请的图3A和53-56段中提供了图1A的系统20的更具体示例的进一步细节。
可通过图1B的系统获得对图1A的系统20的进一步性能改进。图1B的系统40与图1A的系统20类似，除了从提供来源同步源同步时钟信号CK的可选替代存储控制器42向每个存储装置串行地提供时钟信号CK。每个存储装置44、46、48和50可以在其时钟输入端口上接收来源同步源同步时钟，并且经由其时钟输出端口将该来源同步源同步时钟转发到系统中的下一个装置。在系统40的一些示例中，经由短信号线将时钟信号CK从一个存储装置传送到另一个。因此，不存在与并行时钟分布方案相关的时钟性能问题，并且CK可以在高频率操作。因此，系统40可使用比图1A的系统20更大的速度来操作。
在前述公开号为2008/0201548的美国专利申请的图3B和57-58段中提供了图1B的系统40的更具体示例的进一步细节。
现在将参考图2。图2是包括存储控制器210和多个存储装置212的系统200的框图。在许多方面，所示系统可与图1A的系统类似，具有由多条线以更细的粒度示意性地描述的Xout和Xin端口，多条线中的一条是绕装置的环从装置延伸到装置的状态线，每个装置包括用于提供独立状态环214的额外的一组IO引脚(即DQ引脚之外的引脚)。在存储控制器210和每个存储装置212上，这些额外的IO引脚被标记为SI和SO。SI引脚和SO引脚在本文中还被分别称为状态输入引脚和状态输出引脚。
现参考图3，示出了系统300的框图，其与系统200类似，除了系统300使用如结合图1B描述的串行分布的时钟。
根据图2和3的示例实施例，当存储装置212或312已经完成内部操作(如编程、读取、擦除等)，其使用关于所完成的操作的信息来更新其状态寄存器。一旦存储装置已经完成对其状态寄存器的更新，它可通过状态环214或314将其状态寄存器的内容自动传输回控制器210或310，从而通知控制器210或310已经完成了需要完成的操作。这种布置的一个缺点是可能潜在地需要在由每个独立的存储装置212、312确定的时间通过状态环214、314传输许多状态分组，导致总线冲突。
考虑实现图2或3的系统内的状态指示的其他变化。例如，简单的异步类型实现是一个可选的示例性实施例。存储装置212或312的任何一个可以在完成某些内部操作(例如，页面读取、页面编程、块擦除、操作中断等)时，在状态环214或314上发出单个选通脉冲，以向控制器210或310通知操作的完成。然而，发出单个选通脉冲并不必须限于其中已经完成一些操作的那些情形，而是更普遍地，单个选通脉冲意在提供存储装置内某种形式的状态变化的指示。而且，可预计的是，根据示例性实施例的存储装置中的每一个可包括用于生成选通脉冲的电路，以及用于输出选通脉冲的电路。
在至少一些异步类型实现中，状态脉冲不包含关于发出存储装置(issuing memory device)的标识的详细信息，因此控制器210或310可例如通过绕装置的环广播“读取状态寄存器命令”来获得发出存储装置的标识。装置的环中的每个存储装置212或312在其各自的CSI引脚上接收读取状态寄存器命令、处理该命令并且将该命令转发到下一个下游存储装置，该下游存储装置接下来采用同样的方式处理该读取状态寄存器命令。在这个过程期间，每个存储装置212或312将其各自的状态信息添加到在该存储装置的Q输出引脚上发送出去的状态分组。一旦状态分组返回到控制器210或310，可处理该状态分组以获得对哪个存储装置已经完成操作并且该操作是否成功完成(或失败)的确定。在一些示例中，对于控制器来说，通过不总是立即广播读取状态寄存器命令，而是在广播读取状态寄存器命令之前等待直到接收到一定数量(即大于1的数量)的状态脉冲，能够减少与这些读取状态寄存器命令相关联的总线使用开销。这种布置的一个缺点是对广播读取状态寄存器命令的响应可能潜在地占用数据总线上的大量带宽，并且可导致与存储装置的基本操作(如读取和写入操作)的总线冲突。
在如图4所示的HLNAND环形拓扑存储系统400中产生额外的复杂性，该存储系统400具有多个多芯片封装404(MCP)，每个封装具有多个NAND裸片414和至少一个桥接芯片412，多个多芯片封装404经由通道Xin/Xout串行连接到控制器402，该通道Xin/Xout可被细分为如图2和3中所示的多个引脚。可能会同时发生多个操作，如读取、编程和擦除。每个独立的NAND裸片414具有就绪/忙引脚R/B#(未示出)来指示任何一个裸片中操作的进度。HLNAND环形配置可具有比如图所示的装置更多的装置，例如16个MCP且每个MCP具有16个NAND裸片，总共有256个R/B#信号。将这些独立且直接地连接到控制器402显然是不切实际的。另一个问题是一旦如由R/B#信号指示操作已完成，则控制器402必须读取NAND裸片414上的状态寄存器，以确定是否成功地完成了操作或者是否出现错误。由于许多并发操作在进行，因此通过主HLNAND命令/数据接口读取独立的状态寄存器可消耗巨大的带宽，该带宽否则可用于读取和写入事务。
通过引用被全部包含于此的公开号为2011/0258366的共有的美国专利申请描述了用于从环形拓扑中连接的存储装置读取状态信息的几种技术。首先，将来自环中前一个装置的状态信号通过输入终端SI提供给每个装置，并且每个装置通过输出终端SO将状态信号提供给环上的下一个装置。装置通常将在SI上接收的信息传送给SO输出。当在一个装置内发生事件(例如完成读取、编程或擦除操作)时，存储装置在SO上输出状态分组。状态分组包括头部，使得控制器能够正确地识别和解码信息、装置标识符、提供关于完成的存储器操作的信息的状态位，以及可能的纠错位，以保证分组的正确性。如果从环中的上游装置检测到进入的分组，则将保持本地状态分组直到进入的分组完整。这种布置具有占用SI/SO通道上的巨大带宽的缺点，包括在将状态分组传送到控制器时冲突和/或延时的可能性。
在公开号为2011/0258366的美国专利申请中公开的第二种技术使用相同的SI到SO状态环拓扑。当在一个装置内发生事件(如完成读取、编程或擦除操作)时，该装置向SO添加一个时钟周期持续时间的脉冲。如果在相同的时间在SI上接收到脉冲，则桥接芯片将脉冲延长到两个时钟周期。控制器可观察接收的脉冲的总宽度，以确定在给定时间段内发生的事件的数量。要正确地找出哪些装置以及哪个NAND裸片触发了该脉冲，控制器需要使用命令/数据接口来发出状态读取命令。尽管这种布置减少了在SI/SO通道上的装置产生的带宽使用，但其具有当同时执行多个操作时，控制器不能识别哪个装置将脉冲添加到SI/SO的缺陷。作为结果，控制器必须发出广播状态读取命令，其消耗命令/数据接口上的巨大带宽，该带宽否则可以用于命令和数据。
因此，需要一种串行连接的存储系统，其中控制器可采用快速和高效的方式从各个存储装置获得就绪/忙和状态信息。
发明内容
本发明的一个目标是解决现有技术的一个或多个缺陷。
在一个方面，一种半导体装置包括具有外部数据接口、外部状态接口和多个内部数据接口的桥接装置。多个存储装置中的每一个经由一个内部数据接口连接到所述桥接装置。每个存储装置具有连接到所述桥接装置的输入的就绪/忙输出。所述桥接装置被配置为响应于在外部状态接口上接收的状态请求命令在外部状态接口上以分组化格式输出每个就绪/忙输出的当前状态；以及，响应于在外部数据接口上接收的状态读取命令，通过一个内部数据接口从所选存储装置的状态寄存器读取信息，并且在外部数据接口上提供该信息。
在另一个方面，提供一种操作半导体装置的方法，所述半导体装置具有桥接装置和经由多个内部数据接口连接到所述桥接装置的多个存储装置，该方法包括：在所述半导体装置的状态输入上接收状态请求命令；响应于状态请求命令，在半导体装置的状态输出上以分组化格式输出每个存储装置的当前就绪/忙状态；在所述半导体装置的数据输入上接收状态读取命令；以及，响应于状态读取命令在半导体装置的数据输出上输出来自所选存储装置的状态寄存器的信息。
根据以下说明书、附图和所附权利要求，本发明的实施例的额外和/或可选特征、方面和优点将变得显而易见。
附图说明
图1A是具有并行时钟信号的示例存储系统的框图；
图1B是具有源同步时钟信号的示例存储系统的框图；
图2是示出了额外I/O引脚的具有并行时钟信号的示例存储系统的框图；
图3是示出了额外I/O引脚的具有源同步时钟信号的示例存储系统的框图；
图4是具有串行连接的多芯片封装的可选存储系统的框图；
图5是根据第一实施例的存储系统的框图；
图6是图5的存储系统中的多芯片封装的第一实施例的框图；
图7是使用寻址的状态分组的状态请求的时序图；
图8是使用广播数据分组的状态请求的时序图；
图9是使用具有广播地址的寻址的状态分组的状态请求的时序图；
图10是页面编程操作和状态读取命令的时序图；
图11是块擦除操作和状态读取命令的时序图；
图12是页面读取命令的时序图；以及
图13是图5的存储系统中多芯片封装的第二实施例的框图。
具体实施方式
参考图5和6，存储系统500包括通过形成点到点的环的超链接(HL)总线连接到四个多芯片(MCP)存储装置504的控制器502。应理解，可使用更多或更少的MCP 504。8位的HL数据总线D[7:0]、Q[7:0]将指令和写入数据从控制器502传输到MCP 504，以及将数据从MCP 504读取到控制器502。从控制器502向所有MCP 504提供差分时钟CK/CK#。尽管在图5中示出了多分支时钟架构，但应理解可选地可以使用串行时钟架构，其中每个装置接收来自环中前一个装置的时钟信号。通常，由于源同步操作和减少的时钟负载，串行时钟架构能够比多分支时钟架构更高速地操作。每个MCP 504还接收来自控制器502的芯片使能信号CE#和复位信号R#。点到点串行信号CSO/CSI(命令选通)和DSO/DSI(数据选通)识别Q[7:0]/D[7:0]总线上的命令、写入数据和读取数据。以将要在下文中更详细地讨论的方式，在STO/STI环上提供状态信息。
参考图6，每个MCP 504包含16个存储裸片506。裸片506是NAND闪存存储裸片，但应理解可以使用任何其他适合类型的存储裸片，如NOR闪存或DRAM。桥接芯片508是提供内部接口以用它们本地的协议与裸片506进行通信的桥接装置，其例如可以是异步NAND、切换模式NAND或ONFI。可选地，MCP 504可包括少于或多于16个的裸片506，或者包括少于或多于四个的内部通道。参考图13，可选地，MCP 504可包括不只一个串行连接的桥接芯片508，并且每个内部通道可具有两个裸片506。再次参考图6，将每个裸片506连接到桥接芯片508的内部接口包括并行数据总线DQ[7:0]、就绪/忙引脚R/B#，以及可包括独立芯片使能引脚CE#、命令和数据选通以及差分时钟信号的其他引脚(未示出)。应理解，不同的协议会需要不同的信号连接。例如，异步NAND通常包括内部接口中的ALE、CLE、WE#和WP#信号。诸如ONFI或切换模式的同步NAND可具有不同和额外的信号。例如，ONFI NAND不需要WE#信号但通常包括CLK和DQS信号。本领域技术人员应知道和理解需要所有信号提供功能接口。可以预计的是，可选地，共享每个内部通道的裸片506可经由包括点到点数据总线的串行接口连接到桥接芯片508，与图2和3的裸片212、312如何串行连接到控制器210、310类似。裸片506还需要电源连接，例如Vcc、Vss、Vccq、Vref和Vpp，该电源连接可从MCP 504的引脚直接提供。
仍参考图6，每个裸片506将其状态的变化经由其R/B#引脚传输到桥接芯片508。接着，桥接芯片508可经由状态读取命令读取裸片506上的状态寄存器，以确定额外信息，例如完整的操作是成功完成(通过)还是导致错误(失败)。通过在桥接芯片508和裸片506之间的内部接口DQ传输状态读取命令。与其他裸片506共享内部接口DQ，其他裸片506可使用该接口用于其他操作，如指令或数据传输。通过使用桥接芯片508在其他操作之间调度状态读取命令可管理冲突。桥接芯片508发出状态读取命令，并且应控制器502的请求采用将在下文中详细讨论的方式在STO引脚上输出状态信息。
参考图7，由控制器502执行状态请求的一种方法在STO上使用寻址的状态分组702。控制器首先通过用两个标志位指示状态分组的开始来请求MCP x的状态，该两个标志位具有逻辑电平“1”，随后是MCP x的装置ID字节704。可选地，可由面向字节协议中的八个“1”，或者由可与空闲状态(在该实例中是连续的0)区分开来的任何其他位模式来指示状态分组的开始。在装置检测到开始标志后，其将不会在至少为最大状态分组长度的时间段内识别另一个开始标志。
控制器保证在下一个状态分组710之前存在足够的空间706用于MCPx插入状态信息708。当MCP x接收空白状态分组702时，MCP x识别装置ID字节，并且采用将在下文中详细描述的方式将本地状态信息710插入到STO流上。由于状态分组710寻址到MCP y，所以MCP x将状态分组710不经改动传送到其输出。同样地，当MCP y进一步在下游识别在随后的状态分组710中的装置ID字节712时，MCP y将插入其自己的状态信息714。在该示意图中，为了简单起见没有示出时钟。环中的每个装置会延迟状态信息约一个时钟周期。控制器可实现对系统中所有装置的连续的有序轮询。可选地，控制器可仅在预期特定装置的状态变化时发送寻址到该装置的状态请求，例如在将读取、编程或擦除命令发送到该装置之后。仅在预期状态变化时发送状态请求减少了能量消耗，但需要一些额外的控制器复杂度。
参考图8，可选地可由控制器502使用广播状态分组802来执行状态请求，该请求是所有装置对其响应的单个状态请求。控制器502用适当的标志位来指示状态分组的开始，以将请求与ST1/STO的空闲状态区分开。这里，不需要装置地址，因为所有装置会响应命令。控制器502基于环中装置的数量在连续的分组之间留下足够空间，以允许所有装置添加它们的状态信息。应理解，如果环中存在较少的装置，控制器502能够更频繁地在STO/STI链路上发出广播状态读取命令。环中的每个MCP 504采用将在下文中详细描述的方式将其本地状态信息804添加到状态分组802，其留下适当的偏移，以允许由环中的上游装置添加状态信息804。可由每个装置基于其本地ID和已知的来自每个MCP 504的状态信息的固定长度来计算该偏移。由控制器502在STI上接收的状态分组806包含关于环中所有MCP 504的状态信息。
参考图9，可选地可由控制器502使用寻址的状态读取分组902来执行状态请求，其类似于图7的实施例但具有与广播装置ID(BID)相对应的装置ID字段904，例如“11111111”。每个MCP 504识别BID，并且以类似于图8的实施例的方式将其本地状态信息906添加到状态分组902。在公开号为2010/0162053的共有的美国专利申请中描述了用于广播的具有具体地址的寻址的分组的通用技术，该美国专利申请的内容通过引用被全部包含于此。
每个MCP 504响应于状态请求，采用允许控制器502确定系统中所有裸片506的R/B#状态的格式，输出其本地状态信息。对于具有四个内部数据接口的16裸片的MCP 504，以下表格中示出了一种示例的格式。前16位R/B#[n]中的每一个表示来自MCP 504中的第n个裸片的R/B#信号的逻辑电平，接下来的四位DQBn中的每一个表示第n个内部数据接口的当前状态(1＝忙，0＝不活动的)。最后的位是命令分组错误(CPE)位(1＝错误，0＝没有错误)，并且剩余的位可用于其他目的或者被控制器502忽略。应理解，可使用其他格式，并且可基于将被传输到控制器502的状态位(R/B#引脚和/或内部数据接口)的数量来修改该格式。
字节 位0 位1 位2 位3 位4 位5 位6 位7
1 R/B#[0] R/B#[1] R/B#[2] R/B#[3] R/B#[4] R/B#[5] R/B#[6] R/B#[7]
2 R/B#[8] R/B#[9] R/B#[10] R/B#[11] R/B#[12] R/B#[13] R/B#[14] R/B#[15]
3 DQB0 DQB1 DQB2 DQB3 CPE
这些状态位使得控制器502能够仅基于对于桥接芯片508已经可用的信息来跟踪在HL接口上发出的命令的进度，并且因此不使用MCP 504的内部接口上的任何带宽。如将在下文中进一步描述的，R/B#和数据接口状态位指示在各个裸片506处执行的操作的当前状态。如果控制器502需要关于一个或多个裸片506的更详细的状态信息(例如，操作是否已经成功完成)，则控制器502可在HL数据总线上发送寻址到一个或多个裸片506或MCP 504的状态读取命令。响应于该状态读取命令，关联的桥接芯片508经由MCP 500的内部接口请求寻址的裸片506的状态，并且将状态信息返回给控制器502。
参考图10，示出了页面编程(写入)命令(PPGM)的时序图。为了清晰起见，省略了诸如命令/数据选通和时钟的一些信号。由控制器502通过HL总线发送PPGM命令，并且由MCP 504接收PPGM命令。采用突发数据加载(BDL)命令，通过MCP 504的内部DQ总线，将之前经由突发数据加载命令(未示出)在桥接芯片508上的SRAM中存储的写入数据传输到适当的裸片506的页面缓冲器。当内部DQ总线在使用中时，对应的DQB状态位是逻辑高，以反映总线活动。在已传输了数据之后，桥接芯片508启动在裸片506上的页面编程操作，在页面编程操作期间tPROG，该裸片将在适当的R/B#状态位上被表示为忙。控制器502可通过发出状态请求命令来监控操作的进度，该命令返回裸片506的R/B#状态。可选地，控制器502可以在发出寻址到裸片506的状态请求命令之前，等待tPROG的指定最大持续时间，以减少在ST总线上的带宽使用。一旦完成编程，如由裸片506的R/B#状态所指示的，控制器502可通过发出寻址到相同裸片506的状态读取(SRD)命令来检查操作的通过/失败状态。桥接芯片508在内部DQ总线上发起状态读取命令并且获得状态信息，以在HL接口上返回控制器502。
读取裸片506的状态寄存器需要使用桥接芯片508和裸片506之间的内部接口。如果共享相同内部接口的另一个裸片506正与桥接芯片508交换指令或数据，则将出现冲突。为了最小化裸片操作和状态读取操作之间对内部接口的冲突，桥接芯片508首先向控制器502提供可由桥接芯片508的内部状态和来自各个裸片506的R/B#信号唯一确定的状态信息。接着控制器502可通过状态读取命令从指定的裸片506请求额外的状态信息。这些状态读取命令将使用内部接口，但它们的数量会比较少，并且桥接芯片508可以在其他命令和数据事务之间调度这些命令，以避免冲突。
参考图11，示出了块擦除命令(BERS)的时序图。为了清晰起见，省略了诸如命令/数据选通和时钟的一些信号。由控制器502通过HL总线发送BERS命令，并且由MCP 504接收BERS命令。与图10的PPGM命令不同，BERS命令不伴有数据。通过MCP 504的内部DQ总线将BERS命令传输到适当的裸片506。当内部DQ总线在使用中时，DQB状态位是逻辑高，以反映总线活动。接着裸片506发起块擦除命令，在发起块擦除命令期间(tBERS)，裸片506将在适当的R/B#状态位上被表示为忙。当裸片506在内部执行块擦除操作的同时，DQB状态位转换为逻辑低，以指示桥接芯片508可使用内部DQ总线向相同内部通道上的其他裸片506发送指令。一旦完成块擦除，如由裸片506的R/B#状态所指示的，控制器502可通过发出寻址到相同裸片506的状态读取(SRD)命令来检查操作的通过/失败状态。桥接芯片508在内部DQ总线上发起状态读取命令并且获得状态信息，以在HL接口上返回控制器502。
参考图12，示出了关于页面读取命令(PRD)的时序图。为了清晰起见，省略了诸如命令/数据选通和时钟的一些信号。由控制器502通过HL总线发送PRD命令，并且由MCP 504接收PRD命令。通过MCP 504的内部DQ总线将PRD命令传输到适当的裸片506。桥接芯片508等待时间tR，以允许完成裸片506上的内部读取操作，这是由裸片506的R/B#状态的变化指示的。接着桥接芯片508在DQ总线上发出突发数据读取命令(BDR)。接着裸片506将所请求的数据通过DQ总线传输到桥接芯片508，以存储在桥接芯片508的SRAM上。当DQ总线在使用中时，DQB状态位是逻辑高，以反映总线活动。接着，桥接芯片508通过HL总线将数据传输到控制器502。控制器502不需要发出状态读取命令，因为一旦成功完成操作，控制器502将接收到所请求的数据
仍参考图12，在时间tR(可能约为100μs)期间，没有使用DQ接口，并且DQ接口可用于执行定向到在该相同的内部DQ接口上的其他裸片506的操作(选项A)。如果在R/B#[n]变为高(指示读取数据的可用性)之前桥接芯片508接收到寻址到在相同的DQ接口上的其他裸片506中的一个的指令，可发起该指令。如果到R/B#[n]变为高时没有完成操作，则将延迟将数据传输到桥接芯片SRAM的突发数据读取。如果桥接芯片508在R/B#[n]变为高之后接收到该指令，则将在发起新指令之前完成突发数据读取操作。该方法允许以何时DQ总线将可用于执行随后的指令方面的一些不确定性为代价，在tR间隔期间使用内部DQ总线。作为一个可选方案(选项B)，通过在tR期间认为DQ总线“在使用中”，可阻止随后的指令直到完成内部BDR，在这种情况下可在整个期间内确立(assert)DQBx信号。这简化了调度，并且提供了MCP 504的更具确定性的操作。
应理解，桥接芯片508应控制器502的要求向控制器502提供状态信息，并且非异步地响应在MCP 500内发生的事件。例如，如果两个事件在两个不同的MCP 500中同时发生，采用这种方式，在STI/STO总线上排除了冲突，并且由控制器502在HL数据总线上管理该冲突。此外，本方法从控制器502的状态请求到由控制器502接收所请求的状态信息来创建统一的时序。此外，控制器502可以仅当需要时请求状态信息，其频率可小于每当操作完成时请求状态信息。
对本发明的上述实施例的修改和改进对本领域技术人员来说是显而易见的。前述说明书意在举例说明而不是进行限制。因此，意在仅由所附权利要求的范围来限制本发明的范围。

Claims (17)

1.一种半导体装置，包括：
桥接装置，具有用于发送和接收数据和命令的外部数据接口、用于发送和接收状态信息的外部状态接口，以及多个内部数据接口；以及
多个存储装置，每个存储装置经由一个内部数据接口连接到所述桥接装置，每个存储装置具有连接到所述桥接装置的输入的就绪/忙输出；
所述桥接装置被配置为：
响应于状态请求命令以分组化格式输出每个就绪/忙输出的状态；以及
响应于状态读取命令提供来自至少一个存储装置的状态寄存器的信息。
2.根据权利要求1所述的半导体装置，其中：
每个就绪/忙输出的状态是每个就绪/忙输出的当前状态。
3.根据权利要求2所述的半导体状态，其中：
所述桥接装置被配置为在所述外部状态接口上输出每个就绪/忙输出的当前状态。
4.根据权利要求2所述的半导体装置，其中：
所述桥接装置被配置为响应于在所述外部状态接口上接收的状态请求命令，输出每个就绪/忙输出的当前状态。
5.根据权利要求1所述的半导体装置，其中：
所述桥接装置被配置为在所述外部数据接口上提供来自所述至少一个存储装置的状态寄存器的信息。
6.根据权利要求5所述的半导体装置，其中：
所述桥接装置被配置为响应于状态读取命令从所述至少一个存储装置的状态寄存器读取信息。
7.根据权利要求5所述的半导体装置，其中：
响应于状态读取命令选择所述至少一个存储装置。
8.根据权利要求5所述的半导体装置，其中：
所述至少一个存储装置是所述多个存储装置的全部。
9.一种半导体存储系统，包括:
存储控制器；以及
多个根据权利要求1的半导体装置，每个半导体装置的桥接装置在环形拓扑中经由每个桥接装置的外部数据接口和外部状态接口串行连接到所述控制器。
10.一种操作半导体装置的方法，所述半导体装置具有桥接装置和经由多个内部数据接口连接到所述桥接装置的多个存储装置，所述方法包括：
以分组化格式输出每个存储装置的就绪/忙状态；以及
输出来自至少一个存储装置的状态寄存器的信息。
11.根据权利要求10所述的方法，其中：
每个存储装置的就绪/忙状态是每个存储装置的当前就绪/忙状态。
12.根据权利要求11所述的方法，其中：
输出每个存储装置的就绪/忙状态包括在所述半导体装置的状态输出上输出每个存储装置的就绪/忙状态。
13.根据权利要求11所述的方法，还包括：
在所述半导体装置的状态输入上接收状态请求命令，其中：
输出每个存储装置的就绪/忙状态包括响应于在外部状态接口上接收的状态请求命令，输出每个存储装置的就绪/忙状态。
14.根据权利要求10所述的方法，其中：
所述桥接装置被配置为在外部数据接口上提供来自至少一个存储装置的状态寄存器的信息。
15.根据权利要求14所述的方法，还包括：
在所述半导体装置的数据输入上接收状态读取命令，其中：
输出来自至少一个存储装置的状态寄存器的信息包括响应于状态读取命令输出来自至少一个存储装置的状态寄存器的信息。
16.根据权利要求15所述的方法，还包括：
响应于状态读取命令，选择所述至少一个存储装置。
17.根据权利要求15所述的方法，其中：
所述至少一个存储装置是所述多个存储装置的全部。
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