CN104426565B - 数字接收器及其方法 - Google Patents

Abstract

本发明提供一种可以将脉冲宽度调变信号(pulse‑width modulated signal)解调变或解码的数字接收器。此接收器以数字的方式解调变或解码发送器输出的脉冲宽度调变信号，然后获得脉冲宽度调变信号所代表的数值(如二进制数值)。本发明的数字接收器至少包括多个延迟元件以及一个采样电路，这些延迟元件以串联的方式耦接在一起，且此采样电路耦接这些延迟元件的其中之一。

Description

数字接收器及其方法

技术领域

本发明涉及一种接收器，特别是有关一种可将脉冲宽度调变信号解调变或解码的数字接收器。

背景技术

脉冲宽度调变(Pulse Width Modulation，缩写PWM)为一种调变技术，是将数据或资讯编入到脉冲宽度调变信号(pulse-width modulated signal，简称PWM信号)的脉波周期中。在此种技术中，PWM信号的每一脉波周期都会有其工作周期(duty circuit)，而每一工作周期代表不同的数据或资讯。工作周期是指一脉波周期中高电平(或称为逻辑1)占此脉波周期的比例。例如，50%工作周期指一脉波周期中有50%为高电平，也就是脉波周期中的高电平与低电平两者的长度是相同的。

本发明针对脉冲宽度调变技术，提出一种不须使用振荡器而可解调变或解码脉冲宽度调变信号的接收器。

发明内容

本发明的主要目的，在于提供一种数字接收器，其可快速解调变出(或是解码出)一脉冲宽度调变信号所代表的数值(如二进制数值)。

本发明的另一目的，在于提供一种数字接收器，无须使用振荡器即可解调变或解码一脉冲宽度调变信号。

为达到上述的目的，本发明提供一种可解调变(或解码)脉冲宽度调变信号的数字接收器，至少包括多个计数单元以及一个计算单元。这些计数单元以串联的方式耦接在一起，而且可以在第一时间区段内以第一信号传递路径传送一脉冲宽度调变信号以及在第二时间区段内以第二信号传递路径传送此脉冲宽度调变信号。每个计数单元可以将经由第一与第二信号传递路径所接收到的信号延迟一段时间后传送出去。每一个计数单元可以在第一时间区段结束后获得一第一逻辑信号以及在第二时间区段结束后获得一第二逻辑信号，并且可以在第一与第二时间区段结束之后将第一逻辑信号与第二逻辑信号进行一第一运算，然后根据第一运算的结果获得一第三逻辑信号。计算单元耦接这些计数单元，而且计算单元可以根据这些计数单元输出的第三逻辑信号获得一第四逻辑信号，并依据此第四逻辑信号获得脉冲宽度调变信号在第三时间区段所代表的数值。此第三时间区段为脉冲宽度调变信号的一脉波周期，而且包括上述第一与第二时间区段。第一时间区段为脉冲宽度调变信号出现第一电平改变至脉冲宽度调变信号出现第二电平改变的时间间隔。第二时间区段为脉冲宽度调变信号出现上述第二电平改变至脉冲宽度调变信号出现第三电平改变的时间间隔。又，第二时间区段紧接在第一时间区段之后。

计算单元包括一个耦接这些计数单元的逻辑运算单元以及一个耦接逻辑运算单元的采样电路。逻辑运算单元可以将这些计数单元输出的第三逻辑信号做一第二运算。采样电路可以对第二运算的结果进行采样，然后依据采样结果输出上述第四逻辑信号。另外，当第一运算为与(AND)逻辑运算时，第二运算为或(OR)逻辑运算。当第一运算为或(OR)逻辑运算时，第二运算为与(AND)逻辑运算。

另外，本发明也提供一种解调变(或解码)脉冲宽度调变信号的方法，其步骤至少包括：(1)使一脉冲宽度调变信号在第一时间区段内于一第一信号传递路径进行传输，此第一信号传递路径是由串联耦接在一起的多个第一延迟元件所形成；(2)在第一时间区段结束时，对这些第一延迟元件的输出进行采样并以此获得多个第一逻辑信号；(3)在第一时间区段结束后，使脉冲宽度调变信号在第二时间区段内于一第二信号传递路径进行传输，此第二信号传递路径是由串联耦接在一起的多个第二延迟元件所形成；(4)在第二时间区段结束时，对这些第二延迟元件的输出进行采样并以此获得多个第二逻辑信号；(5)在第二时间区段结束后，将每个第一逻辑信号与相对应的第二逻辑信号进行一第一运算，并根据这些第一运算的结果获得多个第三逻辑信号；(6)将这些第三逻辑信号进行一第二运算，并根据第二运算的结果获得一第四逻辑信号，然后依据此第四逻辑信号获得脉冲宽度调变信号在一第三时间区段所代表的数值。此第三时间区段为脉冲宽度调变信号的一脉波周期，而且包括上述第一与第二时间区段。第一时间区段为脉冲宽度调变信号出现第一电平改变至脉冲宽度调变信号出现第二电平改变的时间间隔。第二时间区段为脉冲宽度调变信号出现上述第二电平改变至脉冲宽度调变信号出现第三电平改变的时间间隔。又，第二时间区段紧接在第一时间区段之后。另外，当第一运算为与(AND)逻辑运算时，第二运算为或(OR)逻辑运算。当第一运算为或(OR)逻辑运算时，第二运算为与(AND)逻辑运算。

与现有技术相比，本发明的有益效果在于：

本发明可快速解调变出(或是解码出)一脉冲宽度调变信号所代表的数值(如二进制数值)；并且无须使用振荡器，即可解调变或解码一脉冲宽度调变信号。

附图说明

图1A为一接收器连接一发送器的示意图。

图1B为一脉冲宽度调变信号的时序图(或称为波形图)，其显示出此脉冲宽度调变信号的电平和时序。

图2A为本发明一实施例的接收器的电路方块。

图2B为本发明的数字计数单元的电路方块图。

图3为本发明一实施例的接收器对一脉冲宽度调变信号进行解调变或解码的流程图。

图4A为一脉冲宽度调变信号以及五个第一延迟元件的输出信号的时序图(或称为波形图)，其显示出这六个信号的电平和时序。

图4B为一脉冲宽度调变信号以及五个第二延迟元件的输出信号的时序图(或称为波形图)，其显示出这六个信号的电平和时序。

图5为本发明另一实施例的接收器的电路方块图。

图6A为一T型正反器的示意图。

图6B为一脉冲宽度调变信号以及一除二电路的输出信号的时序图(或称为波形图)，其显示出这两个信号的电平和时序。

图7A为本发明的第一与第二解调变单元的电路方块图。

图7B为本发明的延迟单元的电路方块图。

图8为本发明另一实施例的接收器对一脉冲宽度调变信号进行解调变或解码的流程图。

图9A为一脉冲宽度调变信号、一除二电路的输出信号、四个第一延迟元件的输出信号以及四个第二延迟元件的输出信号的时序图(或称为波形图)，其显示出这十个信号的电平和时序。

图9B为一脉冲宽度调变信号、一除二电路的输出信号、五个第一延迟元件的输出信号以及五个第二延迟元件的输出信号的时序图(或称为波形图)，其显示出这十二个信号的电平和时序。

附图标记说明：2-数字接收器；3-发送器；4-传输通道；5a-下降沿；5b-下降沿；5c-下降沿；5d-上升沿；5e-上升沿；6-信号切换器；7-1-输出信号；7-2-输出信号；7-3-输出信号；7-4-输出信号；7-5-输出信号；9-1-输出信号；9-2-输出信号；9-3-输出信号；9-4-输出信号；9-5-输出信号；10-1-第一个数字计数单元；10-2-第二个数字计数单元；10-3-第三个数字计数单元；10-N-第N个数字计数单元；11-1-输出信号；11-2-输出信号；11-3-输出信号；11-4-输出信号；12-逻辑运算单元；13-1-输出信号；13-2-输出信号；13-3-输出信号；13-4-输出信号；14-采样电路；15-1-输出信号；15-2-输出信号；15-3-输出信号；15-4-输出信号；15-5-输出信号；16a-第一延迟元件；16b-第二延迟元件；17-1-输出信号；17-2-输出信号；17-3-输出信号；17-4-输出信号；17-5-输出信号；18-采样电路；20-采样电路；22-逻辑运算单元；24-采样电路；30-第一信号切换器；32-除二电路；34-第二信号切换器；36-第一解调变单元；38-第二解调变单元；40-反相器；41-T型正反器；42-1-第一个延迟单元；42-2-第二个延迟单元；42-3-第三个延迟单元；42-N-第N个延迟单元；44-采样电路；46-第一开关；48-第二开关；50-第三开关；52-第一延迟元件；54-第二延迟元件；56-控制器；91-脉冲宽度调变信号；93-除二电路的输出信号。

具体实施方式

图1A为接收器2通过传输通道4连接至发送器3的示意图。此接收器2可以是(但不限定)一个数字解调变器或是一个数字解码器。请参阅图1A所示，接收器2可以通过高速通讯协定(例如通用串列汇流排(Universal Serial Bus)通讯协定)来接收发送器3所输出的脉冲宽度调变信号(pulse-width modulated signal，简称PWM信号)。接收器2可以在解调变或解码PWM信号后，获得PWM信号所对应的数值(如二进制数值)。接收器2除了通过高速通讯协定来接收PWM信号的外，也可以通过其它适用于脉冲宽度调变(pulse-widthmodulation，简称PWM)传输的通讯协定或标准来接收PWM信号。

PWM信号含有多个时间长度相同的脉波周期(pulse period)。在PWM信号中，两相邻下降沿(falling edge)的时间间隔即为一脉波周期的时间长度。以图1B为例，PWM信号包括两个脉波周期P1与P2，其中脉波周期P1的时间长度为PWM信号的两相邻下降沿5a与5b的时间间隔ΔT1，脉波周期P2的时间长度为PWM信号的两相邻下降沿5b与5c的时间间隔ΔT2，而且脉波周期P1与P2两者的时间长度是相等的。在某些应用上，也可以使用PWM信号的两相邻上升沿(rising edge)的时间间隔作为一脉波周期的时间长度。在一信号(如PWM信号)中，上升沿是指此信号的电平状态出现逻辑0(或称为低电平)变为逻辑1(或称为高电平)的情况，下降沿则是指此信号的电平状态出现逻辑1(或称为高电平)变为逻辑0(或称为低电平)的情况。因此，上升沿与下降沿都是指信号(如PWM信号)出现电平改变的情况。

在PWM信号中，每一脉波周期都会有其工作周期(duty cycle)。工作周期是指一脉波周期中高电平(或称为逻辑1)占此脉波周期的比例。以第1B图为例，在脉波周期P1中，PWM信号在时间区段t1至t2的电平状态为低电平(或称为逻辑0)，而在时间区段t2至t3的电平状态则是高电平(或称为逻辑1)。在脉波周期P2中，PWM信号在时间区段t3至t4的电平状态为低电平，而在时间区段t4至t5的电平状态则是高电平。因此，脉波周期P1的工作周期为t2至t3的时间长度占脉波周期P1的比例，脉波周期P2的工作周期为t4至t5的时间长度占脉波周期P2的比例。

在PWM信号中，每一个工作周期可以被用来表示某一数值。例如，当某个脉波周期的工作周期小于50%时，如图1B所示的脉波周期P1，其代表二进制数值的0。当某个脉波周期的工作周期大于50%时，如第1B图所示的脉波周期P2，其代表二进制数值的1。

本发明所述的接收器2可通过量测每一脉波周期中PWM信号在低电平(或称为逻辑0)的时间长度以及PWM信号在高电平(或称为逻辑1)的时间长度来解调变或解码发送器3所送来的PWM信号。在本发明中，解调变或解码PWM信号是指(但不限定)获得PWM信号所代表二进制数值。

接收器的第一实施例:

本发明所述的接收器2的第一实施例，如图2A所示。请参阅图2A所示，接收器2至少包括一个信号切换器6、多个数字计数单元10-1至10-N、一个逻辑运算单元12以及一个采样电路14。信号切换器6的输入端IP可以通过传输通道4电性连接发送器3，并通过传输通道4接收发送器3所传送的PWM信号。信号切换器6可以将输入端IP接受到的PWM信号选择传送到输出端OP1或是输出端OP2，进而使PWM信号从输出端OP1或OP2传送到数字计数单元10-1。在本实施例中，信号切换器6可以是(但不限定)一个解多工器(demultiplexer，简称demuxer)或是由两个或两个以上的开关所组成。

数字计数单元10-1至10-N是以串联的方式耦接在一起，而且数字计数单元10-1至10-N的总数量大于或等于五个、大于或等于十个、大于或等于十五个或是大于或等于二十个。这些数字计数单元10-1至10-N每一个都含有两个输入端IN1和IN2以及三个输出端OUT1、OUT2和OUT3。数字计数单元10-1的输入端IN1和IN2分别耦接信号切换器6的输出端OP1和OP2。数字计数单元10-2至10-N每一个的输入端IN1和IN2分别耦接前一个数字计数单元的输出端OUT1和OUT2。对数字计数单元10-1至10-N的每一个而言，传送到输入端IN1的信号会在经过一段时间(如图4A和图4B所述的延迟时间Td)后从输出端OUT1输出，而传送到输入端IN2的信号也会在经过一段时间(如延迟时间Td)后从输出端OUT2输出。另外，数字计数单元10-1至10-N的输出端OUT3分别耦接逻辑运算单元12的输入端I-1至I-N。逻辑运算单元12可以将计数单元10-1至10-N从输出端OUT3输出的逻辑信号或数据做或逻辑运算(ORlogical operation)或是做与逻辑运算(AND logical operation)，然后从输出端OUTX输出运算结果(比如是一逻辑信号)。

采样电路14的输入端INS耦接逻辑运算单元12的输出端OUTX。采样电路14可以从输入端C1接收PWM信号(其与信号切换器6所接收到的PWM信号相同)，使采样电路14在检测到PWM信号的下降沿(falling edge)时，对逻辑运算单元12从输出端OUTX输出的运算结果(比如是一逻辑信号)进行采样，然后从输出端OUTS输出采样结果(比如是一逻辑信号)。接收器2依据输出端OUTS输出的采样结果来获得PWM信号所代表的数值(如二进制数值的0或1)。然而，在某些应用上，接收器2可以不需要采样电路14。在这种情况下，接收器2依据逻辑运算单元12从输出端OUTX输出的运算结果来获得PWM信号所代表的数值(如二进制数值的0或1)。在本实施例中，逻辑运算单元12与采样电路14组成一计算单元，或是以逻辑运算单元12作为计算单元。

图2B为数字计数单元的电路方块图。请同时参阅图2B所示，数字计数单元10-1至10-N中的每一个都至少包含有一个第一延迟元件16a、一个第二延迟元件16b、一个耦接第一延迟元件16a的第一采样电路18、一个耦接第二延迟元16b的第二采样电路20、一个耦接第一及第二采样电路18与20的逻辑运算单元22以及一个耦接逻辑运算单元22的第三采样电路24。在本范例中，数字计数单元10-1至10-N的输入端IN1可以是第一延迟元件16a的输入端R1，数字计数单元10-1至10-N的输入端IN2可以是第二延迟元件16b的输入端R2，数字计数单元10-1至10-N的输出端OUT1可以是第一延迟元件16a的输出端T1，数字计数单元10-1至10-N的输出端OUT2可以是第二延迟元件16b的输出端T2，数字计数单元10-1至10-N的输出端OUT3可以是第三采样电路24的输出端T6。

在数字计数单元10-1中，第一延迟元件16a的输入端R1耦接信号切换器6的输出端OP1，第二延迟元件16b的输入端R2则是耦接信号切换器6的输出端OP2。信号切换器6可以将PWM信号的电平为0的部分(也就是逻辑0信号)从输出端OP1输出并传送到第一延迟元件16a的输入端R1，并且将PWM信号的电平为1的部分(也就是逻辑1信号)从输出端OP2输出并传送到第二延迟元件16b的输入端R2。

以图1B所示的PWM信号为例，t1至t2以及t3至t4的低电平信号(或称为逻辑0信号)即为PWM信号的电平为0的部分，而t2至t3以及t4至t5的高电平信号(或称为逻辑1信号)则为PWM信号的电平为1的部分。因此，信号切换器6可以将t1至t2以及t3至t4的逻辑0信号由输出端OP1传送到数字计数单元10-1的第一延迟元件16a的输入端R1，并将t2至t3以及t4至t5的逻辑1信号由输出端OP2传送到数字计数单元10-1的第二延迟元件16b的输入端R2。

对其它数字计数单元10-2至10-N的每一个而言，第一延迟元件16a的输入端R1耦接前一个数字计数单元的第一延迟元件16a的输出端T1，第二延迟元件16b的输入端R2则是耦接前一个数字计数单元的第二延迟元件16b的输出端T2。另外，数字计数单元10-1至10-N的第三采样电路24的输出端T6分别耦接逻辑运算单元12的输入端I-1至I-N。

在本实施例的接收器2中，第一延迟元件16a的总数量可以是(但不限定)大于或等于五个、大于或等于十个、大于或等于十五个或是大于或等于二十个，而且也可以等于第二延迟元件16b的总数量。

请参阅图2B所示，第一延迟元件16a可以将输入端R1接收到的信号S1在延迟一段时间(如图4A和图4B所述的延迟时间Td)后从输出端T1输出。对数字计数单元10-1而言，信号S1是信号切换器6从输出端OP1输出的低电平信号(也就是PWM信号的电平为0的部分)。但是对其它数字计数单元10-2至10-N而言，信号S1则是前一个数字计数单元的第一延迟元件16a从输出端T1输出的信号。

第二延迟元件16b可以将输入端R2接收到的信号S2在延迟一段时间(如图4A和图4B所述的延迟时间Td)后从输出端T2输出。对数字计数单元10-1而言，信号S2是信号切换器6从输出端OP2输出的高电平信号(也就是PWM信号的电平为1的部分)。但是对其它数字计数单元10-2至10-N而言，信号S2则是前一个数字计数单元的第二延迟元件16b从输出端T2输出的信号。

第一采样电路18的输入端R3耦接第一延迟元件16a的输出端T1，并可接收及采样第一延迟元件16a从输出端T1输出的信号。第一采样电路18可以从输入端C2接收PWM信号(其与信号切换器6的输入端IP所接收到的PWM信号相同)，使第一采样电路18在检测到PWM信号的上升沿(rising edge)时，对第一延迟元件16a从输出端T1输出的信号进行采样，然后从输出端T3输出采样结果(其比如是一逻辑信号)至逻辑运算单元22的输入端R5。此采样结果的电平与被采样的信号的电平是相同的。

第二采样电路20的输入端R4耦接第二延迟元件16b的输出端T2，并可接收及采样第二延迟元件16b从输出端T2输出的信号。第二采样电路20可以从输入端C3接收PWM信号(其与信号切换器6的输入端IP所接收到的PWM信号相同)，使第二采样电路20在检测到PWM信号的下降沿(falling edge)时，对第二延迟元件16b从输出端T2输出的信号进行采样，然后从输出端T4输出采样结果(比如是一逻辑信号)至逻辑运算单元22的输入端R6。此采样结果的电平与被采样的信号的电平是相同的。

逻辑运算单元22的输入端R5耦接第一采样电路18的输出端T3，而输入端R6则耦接第二采样电路20的输出端T4。逻辑运算单元22可以将输入端R5接收到的信号(或数据)以及输入端R6接收到的信号(或数据)做与逻辑运算(AND logical operation)或是做或逻辑运算(OR logical operation)，然后从输出端T5输出运算结果(比如是一逻辑信号)。

在第一实施例的接收器2中，当逻辑运算单元12为或(OR)逻辑运单元时，数字计数单元10-1至10-N中的每一个逻辑运算单元22则为与(AND)逻辑运单元。在这种情况下，逻辑运算单元12可以将所有计数单元10-1至10-N从输出端OUT3输出的逻辑信号(或数据)做或(OR)逻辑运算，而逻辑运算单元22则可以将输入端R5与R6接收到的逻辑信号(或数据)做与(AND)逻辑运算。

当逻辑运算单元12为与(AND)逻辑运单元时，数字计数单元10-1至10-N中的每一个逻辑运算单元22则为或(OR)逻辑运单元。在这种情况下，逻辑运算单元12可以将所有计数单元10-1至10-N从输出端OUT3输出的逻辑信号(或数据)做与(AND)逻辑运算，而逻辑运算单元22则可以将输入端R5与R6接收到的逻辑信号(或数据)做或(OR)逻辑运算。

第三采样电路24的输入端R7耦接逻辑运算单元22的输出端T6。另外，第三采样电路24可以从其输入端C4接收PWM信号(其与信号切换器6的输入端IP所接收到的PWM信号相同)，使第三采样电路24在检测到PWM信号的上升沿时，对逻辑运算单元22从输出端T5输出的运算结果进行采样，然后将采样结果(比如是一逻辑信号)从第三采样电路24的输出端T6传送至逻辑运算单元12。

在本实施例的接收器2中，数字计数单元10-1至10-N的所有第一延迟元件16a依序通过连接输出端T1与输入端R1而串联耦接在一起，并通过这些串联耦接在一起的第一延迟元件16a形成数字计数单元10-1至10-N的第一信号传递路径。另外，数字计数单元10-1至10-N的所有第二延迟元件16b依序通过连接输出端T2与输入端R2而串联耦接在一起，并通过这些串联耦接在一起的第二延迟元件16b形成数字计数单元10-1至10-N的第二信号传递路径。

以图1B所示的PWM信号的脉波周期P1为例，当信号切换器6接收到PWM信号时，信号切换器6先将时间区段t1至t2的逻辑0信号由输出端OP1传送到数字计数单元10-1的输入端IN1，进而在数字计数单元10-1至10-N的第一信号传递路径上传输，接着信号切换器6将时间区段t2至t3的逻辑1信号由输出端OP2传送到数字计数单元10-1的输入端IN2，进而在数字计数单元10-1至10-N的第二信号传递路径上传输。

于说明完第一实施例的接收器2的架构之后，接下来将说明第一实施例的接收器2解调变或解码PWM信号的方法。请同时参阅图3所示，首先，如步骤A1所示，在接收器2接收发送器3所传送的PWM信号之前，将所有第一延迟元件16a从输出端T1输出的信号重置为逻辑1(也就是使所有输出端T1输出逻辑1信号)，以及将所有第二延迟元件16b从输出端T2输出的信号重置为逻辑0(也就是使所有输出端T2输出逻辑0信号)。

当信号切换器6从输入端IP接收到PWM信号时，如步骤A2所示，信号切换器6从PWM信号的电平由逻辑1变为逻辑0开始(例如从图1B所示的下降沿5a开始)将PWM信号的电平为0的部分从输出端OP1输出并传送到数字计数单元10-1的第一延迟元件16a的输入端R1，然后在PWM信号的电平从逻辑0变为逻辑1之前(例如在图1B所示的上升沿5d之前)让PWM信号的电平为0的部分经由第一信号传递路径逐个取代第一延迟元件16a的输出端T1所输出的逻辑1信号。在此第一信号传递路径中，PWM信号的电平为0的部分以传输延迟的方式进行传递并改变被通过的第一延迟元件16a的输出信号的电平状态(此输出信号为输出端T1送出的信号)，而此传输延迟的方式依据第一延迟元件16a的延迟时间来延迟PWM信号的传输。

接着，如步骤A3所示，当PWM信号的电平从逻辑0变为逻辑1的时候(例如在出现图1B所示的上升沿5d的时候)，数字计数单元10-1至10-N中的每一个第一采样电路18开始对第一延迟元件16a从输出端T1输出的信号进行采样，并在完成采样后从输出端T3输出第一采样结果(比如是一逻辑信号)。除此之外，接收器2也会在第一采样电路18完成采样后将所有第一延迟元件16a从输出端T1输出的信号重置为逻辑1(也就是使所有输出端T1输出逻辑1信号)。

另外，如步骤A4所示，从PWM信号的电平由逻辑0变为逻辑1开始(例如从图1B所示的上升沿5d开始)，信号切换器6将PWM信号的电平为1的部分从输出端OP2输出并传送到数字计数单元10-1的第二延迟元件16b的输入端R2，然后在PWM信号的电平再次从逻辑1变为逻辑0之前(例如在图1B所示的下降沿5b之前)让PWM信号的电平为1的部分经由第二信号传递路径逐个取代第二延迟元件16b的输出端T2所输出的逻辑0信号。在此第二信号传递路径中，PWM信号的电平为1的部分以传输延迟的方式进行传递并改变被通过的第二延迟元件16b的输出信号的电平状态(此输出信号为输出端T2送出的信号)，而此传输延迟的方式依据第二延迟元件16b的延迟时间来延迟PWM信号的传输。接着，如步骤A5所示，当PWM信号的电平再次从逻辑1变为逻辑0的时候(例如在出现图1B所示的下降沿5b的时候)，数字计数单元10-1至10-N中的每一个第二采样电路20开始对第二延迟元件16b从输出端T2输出的信号进行采样，并在完成采样后从输出端T4输出第二采样结果(比如是一逻辑信号)。除此之外，接收器2也会在第二采样电路20完成采样后将所有第二延迟元件16b从输出端T2输出的信号重置为逻辑0(也就是使所有输出端T2输出逻辑0信号)。

再来，如步骤A6所示，在所有第一采样电路18从输出端T3输出采样结果以及所有第二采样电路20从输出端T4输出采样结果之后，数字计数单元10-1至10-N中的每一个逻辑运算单元22会将对应的第一与第二采样电路18与20从输出端T3与T4输出的采样结果进行第一逻辑运算，然后从输出端T5输出一第一运算结果(比如是一逻辑信号)。接下来，如步骤A7所示，当PWM信号的电平再次从逻辑0变为逻辑1的时候(例如在出现图1B所示的上升沿5e的时候)，数字计数单元10-1至10-N中的每一个第三采样电路24开始对对应的逻辑运算单元22从输出端T5输出的第一运算结果进行采样，并在完成采样后从输出端T6输出一第三采样结果(比如是一逻辑信号)到逻辑运算单元12。

接着，如步骤A8所示，在所有第三采样电路24从输出端T6输出第三采样结果之后，逻辑运算单元12会对所有的第三采样结果进行第二逻辑运算，然后从输出端OUTX输出一第二运算结果(比如是一逻辑信号)。在本实施例中，当第一逻辑运算为与(AND)逻辑运算时，第二逻辑运算则为或(OR)逻辑运算。当第一逻辑运算为或(OR)逻辑运算时，第二逻辑运算则为与(AND)逻辑运算。最后，如步骤A9所示，当PWM信号的电平再次从逻辑1变为逻辑0的时候(例如在出现图1B所示的下降沿5c的时候)，采样电路14开始对逻辑运算单元12从输出端OUTX输出的第二运算结果进行采样，然后根据采样结果从输出端OUTS输出代表二进位数值之一逻辑信号。

因此，通过上述A1-A9的步骤，接收器2可以获取PWM信号在某一脉波周期所代表的二进制数值(如0或1)。以图1B为例，通过上述A1-A9的步骤，接收器2可以获取PWM信号在脉波周期P1所代表的二进制数值(其为二进制的0)。另外，为了获取PWM信号中其它脉波周期所代表的二进制数值，在步骤A5之后，除了继续进行步骤A6-A9的外，同时也对PWM信号的另一个脉波周期(例如图1B所示的脉波周期P2)进行A2-A5的步骤，并在PWM信号的另一个脉波周期依序进行A6-A9的步骤之后，获得所代表的二进制数值。故，依此方式依序处理PWM信号中的每个脉波周期，可使第一实施例的接收器2获取PWM信号中所有脉波周期所代表的二进制数值。

另外，如果接收器2不含有采样电路14，在步骤A9中，接收器2则依据逻辑运算单元12从输出端OUTX输出的第二运算结果来获得PWM信号在某一脉波周期所代表的二进制数值(如0或1)。

因此，由上述可知，在第一实施例的接收器2中，多个第一延迟元件16a在一第一时间区段内以串联耦接的方式形成用于传输PWM信号的电平为0的第一信号传递路径，而通过这些第一延迟元件16a则可让PWM信号的电平为0的部分以传输延迟的方式在第一信号传递路径中传输。此第一时间区段为PWM信号出现第一电平改变(如图1B所示的下降沿5a)至PWM信号出现第二电平改变(如图1B所示的上升沿5d)的时间间隔。另外，多个第二延迟元件16b在一第二时间区段内以串联耦接的方式形成用于传输PWM信号的电平为1的第二信号传递路径，而通过这些第二延迟元件16b则可让PWM信号的电平为1的部分以传输延迟的方式在第二信号传递路径中传输。此第二时间区段为PWM信号出现上述第二电平改变(如图1B所示的上升沿5d)至PWM信号出现第三电平改变(如图1B所示的下降沿5b)的时间间隔。第一电平改变至第三电平改变的时间间隔为PWM信号的一脉波周期(如图1B所示的PWM信号的脉波周期P1)。在第一信号传递路径中传输的PWM信号可以改变多个第一延迟元件16a的输出信号的电平状态(此输出信号为输出端T1送出的信号)。在第二信号传递路径中传输的PWM信号可以改变多个第二延迟元件16b的输出信号的电平状态(此输出信号为输出端T2送出的信号)。上述的传输延迟方式是依据多个大致相同的延迟时间(如延迟时间Td)来延迟PWM信号的传输。除此之外，采样电路14在第三电平改变出现后(如在图1B所示的下降沿5c时)对逻辑运算单元12从输出端OUTX输出的信号进行采样，并从输出端OUTS输出采样信号。接收器2通过此采样信号即可获得PWM信号在上述脉波周期(如脉波周期P1)所代表的数值(如二进制数值的0或1)。

以下将以图4A与图4B所示的时序图解释说明获取PWM信号中连续两个脉波周期所代表的二进制数值的方法。图4A与图4B绘出一个PWM信号Sp、五个输出信号7-1至7-5以及五个输出信号9-1至9-5。输出信号7-1至7-5依序分别为数字计数单元10-1至10-5从第一延迟元件16a的输出端T1输出的信号，输出信号9-1至9-5则依序分别为数字计数单元10-1至10-5从第二延迟元件16b的输出端T2输出的信号。在此范例中，每个第一延迟元件16a以及每个第二延迟元件16b都可以将输入端接收到的信号在延迟一段时间Td后从输出端输出并传送到下一个延迟元件的输出端。

另外，PWM信号Sp的第一个脉波周期位在时间区段t11至t20，而第二个脉波周期则是位在时间区段t20至t32。PWM信号Sp在t11、t20与t32出现下降沿(也就是电平出现逻辑1变为逻辑0的情况)以及在t14与t27出现上升沿(也就是电平出现逻辑0变为逻辑1的情况)。在本范例中，数字计数单元10-1至10-5为上述数字计数单元10-1至10-N的第一至第五计数单元。

请参阅图4A所示，如同步骤A1的叙述，在接收PWM信号Sp之前(也就是在t11之前)，所有的输出信号7-1至7-5被重置为逻辑1，且所有的输出信号9-1至9-5被重置为逻辑0。在信号切换器6接收到PWM信号Sp之后，如同步骤A2的叙述，信号切换器6从t11开始将PWM信号Sp的电平为0的部分(也就是逻辑0信号)从输出端OP1输出并传送到接收器2的第一信号传递路径。故此逻辑0信号经由第一信号传递路径在t11的时候传送到计数单元10-1的第一延迟元件16a中，并在经过一段时间Td之后从计数单元10-1的第一延迟元件16a输出并传送到下一个计数单元10-2的第一延迟元件16a中。因此，输出信号7-1的电平在t12从逻辑1变为逻辑0。同理，输出信号7-2的电平在t13从逻辑1变为逻辑0，输出信号7-3的电平在t14从逻辑1变为逻辑0。然而，因为数字计数单元10-4在时间区段t14至t15没有接收到电平从逻辑1变为逻辑0的输出信号7-3，所以输出信号7-4在t14至t15的间的电平将维持在逻辑1。故，输出信号7-5在t14至t15的间的电平也将维持在逻辑1。

接着，如同步骤A3的叙述，利用数字计数单元10-1至10-5的第一采样电路18在t14对输出信号7-1至7-5进行采样。因输出信号7-1在t14的电平为逻辑0，所以数字计数单元10-1的第一采样电路18从其输出端T3输出电平为0的采样结果(也就是传送出逻辑0信号)。同理，数字计数单元10-2的第一采样电路18从其输出端T3输出电平为0的采样结果(也就是传送出逻辑0信号)；数字计数单元10-3的第一采样电路18从其输出端T3输出电平为1的采样结果(也就是传送出逻辑1信号)；数字计数单元10-4的第一采样电路18从其输出端T3输出电平为1的采样结果(也就是传送出逻辑1信号)；数字计数单元10-5的第一采样电路18从其输出端T3输出电平为1的采样结果(也就是传送出逻辑1信号)。在数字计数单元10-1至10-5的第一采样电路18完成采样之后，将数字计数单元10-1至10-5中所有第一延迟元件16a从其输出端T1输出的信号重置为逻辑1。因此，输出信号7-4与7-5的电平在t15之后仍然维持在逻辑1，但输出信号7-1至7-3的电平在t15之后就会从逻辑0变为逻辑1。

另外，请参阅图4B所示，接收器2在t14除了对输出信号7-1至7-5进行采样的外，亦如同步骤A4的叙述，也会使信号切换器6从t14开始将PWM信号Sp的电平为1的部分(也就是逻辑1信号)从输出端OP2输出并传送到接收器2的第二信号传递路径。故此逻辑1信号经由第二信号传递路径在t14的时候传送到计数单元10-1的第二延迟元件16b中，并在经过一段时间Td之后从计数单元10-1的第二延迟元件16b输出并传送到下一个计数单元10-2的第二延迟元件16b中。因此，输出信号9-1的电平在t16从逻辑0变为逻辑1。同理，输出信号9-2的电平在t17从逻辑0变为逻辑1，输出信号9-3的电平在t18从逻辑0变为逻辑1，输出信号9-4的电平在t19从逻辑0变为逻辑1，输出信号9-5的电平在t21从逻辑0变为逻辑1。在本范例中，t14至t15的时间间隔可以等于或是小于t14至t16的时间间隔，又t14至t16的时间间隔等于上述延迟时间Td，因此输出信号7-4的电平在t14至t15的间仍为逻辑1。

接着，如同步骤A5的叙述，利用数字计数单元10-1至10-5的第二采样电路20在t20对输出信号9-1至9-5进行采样。因输出信号9-1在t20的电平为逻辑1，所以数字计数单元10-1的第二采样电路20从其输出端T4输出电平为1的采样结果(也就是传送出逻辑1信号)。同理，数字计数单元10-2的第二采样电路20从其输出端T4输出电平为1的采样结果(也就是传送出逻辑1信号)；数字计数单元10-3的第二采样电路20从其输出端T4输出电平为1的采样结果(也就是传送出逻辑1信号)；数字计数单元10-4的第二采样电路20从其输出端T4输出电平为1的采样结果(也就是传送出逻辑1信号)；数字计数单元10-5的第二采样电路20从其输出端T4输出电平为0的采样结果(也就是传送出逻辑0信号)。在数字计数单元10-1至10-5的第二采样电路20完成采样之后，将数字计数单元10-1至10-5中所有第二延迟元件16b从其输出端T2输出的信号重置为逻辑0。因此，输出信号9-1至9-5的电平在t22之后就会从逻辑1变为逻辑0。

接下来如同步骤A6的叙述，在数字计数单元10-1至10-5的所有第二采样电路20输出采样结果之后，利用数字计数单元10-1的逻辑运算单元22对数字计数单元10-1的第一采样电路18输出的逻辑0信号以及数字计数单元10-1的第二采样电路20输出的逻辑1信号进行第一逻辑运算；利用数字计数单元10-2的逻辑运算单元22对数字计数单元10-2的第一采样电路18输出的逻辑0信号以及数字计数单元10-2的第二采样电路20输出的逻辑1信号进行第一逻辑运算；利用数字计数单元10-3的逻辑运算单元22对数字计数单元10-3的第一采样电路18输出的逻辑1信号以及数字计数单元10-3的第二采样电路20输出的逻辑1信号进行第一逻辑运算；利用数字计数单元10-4的逻辑运算单元22对数字计数单元10-4的第一采样电路18输出的逻辑1信号以及数字计数单元10-4的第二采样电路20输出的逻辑1信号进行第一逻辑运算；利用数字计数单元10-5的逻辑运算单元22对数字计数单元10-5的第一采样电路18输出的逻辑1信号以及数字计数单元10-5的第二采样电路20输出的逻辑0信号进行第一逻辑运算。

在本范例中，当第一逻辑运算为与(AND)逻辑运算时，数字计数单元10-1的逻辑运算单元22从其输出端T5输出电平为0的运算结果(也就是传送出逻辑0信号)；数字计数单元10-2的逻辑运算单元22从其输出端T5输出电平为0的运算结果(也就是传送出逻辑0信号)；数字计数单元10-3的逻辑运算单元22从其输出端T5输出电平为1的运算结果(也就是传送出逻辑1信号)；数字计数单元10-4的逻辑运算单元22从其输出端T5输出电平为1的运算结果(也就是传送出逻辑1信号)；数字计数单元10-5的逻辑运算单元22从其输出端T5输出电平为0的运算结果(也就是传送出逻辑0信号)。当第一逻辑运算为或(OR)逻辑运算时，数字计数单元10-1至10-5的每一个逻辑运算单元22都会从输出端T5输出电平为1的运算结果(也就是传送出逻辑1信号)。

接着，如同步骤A7的叙述，在t27的时候，利用数字计数单元10-1的第三采样电路24对数字计数单元10-1的逻辑运算单元22输出的运算结果进行采样；利用数字计数单元10-2的第三采样电路24对数字计数单元10-2的逻辑运算单元22输出的运算结果进行采样；利用数字计数单元10-3的第三采样电路24对数字计数单元10-3的逻辑运算单元22输出的运算结果进行采样；利用数字计数单元10-4的第三采样电路24对数字计数单元10-4的逻辑运算单元22输出的运算结果进行采样；利用数字计数单元10-5的第三采样电路24对数字计数单元10-5的逻辑运算单元22输出的运算结果进行采样。

在本范例中，当第一逻辑运算为与(AND)逻辑运算时，数字计数单元10-1的第三采样电路24从其输出端T6输出电平为0的采样结果(也就是传送出逻辑0信号)；数字计数单元10-2的第三采样电路24从其输出端T6输出电平为0的采样结果(也就是传送出逻辑0信号)；数字计数单元10-3的第三采样电路24从其输出端T6输出电平为1的采样结果(也就是传送出逻辑1信号)；数字计数单元10-4的第三采样电路24从其输出端T6输出电平为1的采样结果(也就是传送出逻辑1信号)；数字计数单元10-5的第三采样电路24从其输出端T6输出电平为0的采样结果(也就是传送出逻辑0信号)。当第一逻辑运算为或(OR)逻辑运算时，数字计数单元10-1至10-5的每一个第三采样电路24都会从输出端T6输出电平为1的采样结果(也就是传送出逻辑1信号)。

再来，如同步骤A8的叙述，在数字计数单元10-1至10-5的所有第三采样电路24输出采样结果之后，利用逻辑运算单元12将所有第三采样电路24输出的采样结果进行第二逻辑运算。对于第一实施例的接收器2而言，当第一逻辑运算为与(AND)逻辑运算时，第二逻辑运算则为或(OR)逻辑运算，因此逻辑运算单元12的输出端OUTX输出电平为1的运算结果(也就是传送出逻辑1信号)。当第一逻辑运算为或(OR)逻辑运算时，第二逻辑运算则为与(AND)逻辑运算，因此逻辑运算单元12的输出端OUTX输出电平为1的运算结果(也就是传送出逻辑1信号)。由上述可知，第二逻辑运算不论是与(AND)逻辑运算还是或(OR)逻辑运算，本范例的逻辑运算单元12都是输出电平为1的运算结果。

最后，如同步骤A9的叙述，在t32的时候，利用采样电路14对逻辑运算单元12输出的运算结果进行采样，然后从采样电路14的输出端OUTS输出电平为1的采样结果(亦即输出逻辑1信号)，此采样结果即为PWM信号Sp在t11至t20这一脉波周期所代表的二进制数值(其为二进制的1)。

请再参阅图4A所示，接收器2在t20除了对输出信号9-1至9-5进行采样的外，亦如同步骤A2的叙述，也会使信号切换器6从t20开始将PWM信号Sp的电平为0的部分(也就是逻辑0信号)从输出端OP1输出并传送到接收器2的第一信号传递路径。故此逻辑0信号经由第一信号传递路径在t20的时候传送到计数单元10-1的第一延迟元件16a中，并在经过一段时间Td之后从计数单元10-1的第一延迟元件16a输出并传送到下一个计数单元10-2的第一延迟元件16a中。因此，输出信号7-1的电平在t23从逻辑1变为逻辑0。同理，输出信号7-2的电平在t24从逻辑1变为逻辑0，输出信号7-3的电平在t25从逻辑1变为逻辑0，输出信号7-4的电平在t26从逻辑1变为逻辑0，输出信号7-5的电平在t28从逻辑1变为逻辑0。在本范例中，t20至t22的时间间隔可以等于或是小于t20至t23的时间间隔，而t20至t23的时间间隔等于上述延迟时间Td。

接着，如同步骤A3的叙述，利用数字计数单元10-1至10-5的第一采样电路18在t27对输出信号7-1至7-5进行采样。因输出信号7-1在t27的电平为逻辑0，所以数字计数单元10-1的第一采样电路18从其输出端T3输出电平为0的采样结果(也就是传送出逻辑0信号)。同理，数字计数单元10-2的第一采样电路18从其输出端T3输出电平为0的采样结果(也就是传送出逻辑0信号)；数字计数单元10-3的第一采样电路18从其输出端T3输出电平为0的采样结果(也就是传送出逻辑0信号)；数字计数单元10-4的第一采样电路18从其输出端T3输出电平为0的采样结果(也就是传送出逻辑0信号)；数字计数单元10-5的第一采样电路18从其输出端T3输出电平为1的采样结果(也就是传送出逻辑1信号)。在数字计数单元10-1至10-5的第一采样电路18完成采样之后，将数字计数单元10-1至10-5中所有第一延迟元件16a从其输出端T1输出的信号重置为逻辑1。因此，输出信号7-1至7-5的电平在t29之后就会从逻辑0变为逻辑1。

请再参阅图4B所示，接收器2在t27除了对输出信号7-1至7-5进行采样的外，亦如同步骤A4的叙述，也会使接收器2的信号切换器6从t27开始将PWM信号Sp的电平为1的部分(也就是逻辑1信号)从输出端OP2输出并传送到接收器2的第二信号传递路径。故此逻辑1信号经由第二信号传递路径在t27的时候传送到计数单元10-1的第二延迟元件16b中，并在经过一段时间Td之后从计数单元10-1的第二延迟元件16b输出并传送到下一个计数单元10-2的第二延迟元件16b中。因此，输出信号9-1的电平在t30从逻辑0变为逻辑1，输出信号9-2的电平在t31从逻辑0变为逻辑1，输出信号9-3的电平在t32从逻辑0变为逻辑1。然而，因为数字计数单元10-4在t32没有接收到电平从逻辑0变为逻辑1的输出信号9-3，所以输出信号9-4在t32的电平将维持在逻辑0。故，输出信号9-5在t32的电平也将维持在逻辑0。在本范例中，t27至t29的时间间隔可以等于或是小于t27至t30的时间间隔，而t27至t30的时间间隔等于上述延迟时间Td，因此输出信号9-4的电平在t27至t29之间仍为逻辑0。

接着，如同步骤A5的叙述，利用数字计数单元10-1至10-5的第二采样电路20在t32对输出信号9-1至9-5进行采样。因输出信号9-1在t32的电平为逻辑1，所以数字计数单元10-1的第二采样电路20从其输出端T4输出电平为1的采样结果(也就是传送出逻辑1信号)。同理，数字计数单元10-2的第二采样电路20从其输出端T4输出电平为1的采样结果(以就是传送出逻辑1信号)；数字计数单元10-3的第二采样电路20从其输出端T4输出电平为0的采样结果(也就是传送出逻辑0信号)；数字计数单元10-4的第二采样电路20从其输出端T4输出电平为0的采样结果(也就是传送出逻辑0信号)；数字计数单元10-5的第二采样电路20从其输出端T4输出电平为0的采样结果(也就是传送出逻辑0信号)。在数字计数单元10-1至10-5的第二采样电路20完成采样之后，将数字计数单元10-1至10-5中所有第二延迟元件16b从其输出端T2输出的信号重置为逻辑0。因此，输出信号9-1至9-3的电平在t32之后就会从逻辑1变为逻辑0，而输出信号9-4与9-5的电平在t32之后亦仍维持在逻辑0。

接下来如上述解调变或解码t11至t20的脉波周期般进行步骤A6-A9(在此就不加以论述)，因此接收器2将从采样电路14的输出端OUTS获取PWM信号Sp在t20至t32这一脉波周期所代表的二进制数值(其系为二进制的0)。

接收器的第二实施例:

本发明所述的接收器2的第二实施例，如图5所示。请参阅图5所示，接收器2至少包括一个第一信号切换器30、一个除二电路32、一个第二信号切换器34、一个第一解调变单元36、一个第二解调变单元38以及一个反相器40。第一信号切换器30的输入端RE与除二电路32的输出端E1均可通过传输通道4接收发送器3所传送的PWM信号。在本实施例中，第一信号切换器30可以是(但不限定)一个解多工器(demuxer)或是由两个或两个以上的开关所组成。除二电路32具有频率除二的功能，可输出频率为输入信号一半的信号，其中输入信号为除二电路32从其输入端E1所接收到的PWM信号。除二电路32输出的信号可以从其输出端E2传送到第一信号切换器30、第二信号切换器34、第二调变单元38以及正反器40。在本实施例中，除二电路32的输出端E2耦接第一信号切换器30、第二信号切换器34、第二调变单元38以及反相器40。

如图6A所示，除二电路32可以是(但不限定)一个下降沿触发型的T型正反器41。在本范例中，T型正反器41的时脉输入端CK为除二电路32的输入端E1并且可以接收如图1B所示的PWM信号(其是再次绘于图6B)，而T型正反器41的输出端Q则为除二电路32的输出端E2并且可以输出如图6B所示的输出信号Dp。另外，T型正反器41的输入端T连接到一电源，因此令输入端T始终保持在逻辑1的准位。请同时参阅图6A与图6B所示，当T型正反器41检测到PWM信号的下降沿5a、5b与5c时，输出信号Dp的电平会与原来的相反。因此，从图6B所示的时序图可知，输出信号Dp的频率为PWM信号的一半。在其它应用上，除二电路32也可以是由一个D型正反器与一个反相器所组成。

请再参阅图5所示，第一信号切换器30的第一输出端TS1耦接第一解调变单元36，而第二输出端TS2则耦接第二解调变单元38。第一信号切换器30依据除二电路32从输出端E2输出的信号，决定PWM信号是要从输出端TS1传送到第一解调变单元36还是从输出端TS2传送到第二解调变单元38。亦即，除二电路32从输出端E2输出的信号可以控制第一信号切换器30将输入端RE接受到的PWM信号选择传送到输出端TS1或是输出端TS2。

以图6B所示的输出信号Dp为例，当第一信号切换器30在t1检测到输出信号Dp的电平从逻辑0变为逻辑1时，第一信号切换器30会将输入端RE所接收到的PWM信号(如图6B所示)从第一输出端TS1输出并传送到第一解调变单元36。直到第一信号切换器30在t3检测到输出信号Dp的电平从逻辑1变为逻辑0时，第一信号切换器30开始将输入端RE所接收到的PWM信号改为从第二输出端TS2输出并传送到第二解调变单元38。然后，一直到第一信号切换器30于t5再次检测到输出信号Dp的电平从逻辑0变为逻辑1时，第一信号切换器30才会将输入端RE所接收到的PWM信号再次改回从第一输出端TS1输出并传送到第一解调变单元36。

因此，当第一信号切换器30检测到除二电路32从输出端E2输出的信号由逻辑0变为逻辑1时(也就是检测到输出端E2输出的信号出现上升沿时)，第一信号切换器30会将输入端RE所接收到的PWM信号从输出端TS1输出并传送到第一解调变单元36。当第一信号切换器30检测到除二电路32从输出端E2输出的信号由逻辑1变为逻辑0时(也就是检测到输出端E2输出的信号出现下降沿时)，第一信号切换器30会将输入端RE所接收到的PWM信号从输出端TS2输出并传送到第二解调变单元38。

请再参阅图5所示，第二信号切换器34的输入端H连接到一电源，因此令输入端H始终接收着电平固定不变的信号—电平为1的信号(亦称为逻辑1信号或高电平信号)。第二信号切换器34的第一输出端TX1耦接第一解调变单元36的输入端X1，而第二输出端TX2则耦接第二解调变单元38的输出端X2。第二信号切换器34依据除二电路32从输出端E2输出的信号，决定输入端H所接收到的逻辑1信号是要从输出端TX1传送到第一解调变单元36的输入端X1还是从输出端TX2传送到第二解调变单元38的输入端X2。亦即，除二电路32从输出端E2输出的信号也可以控制第二信号切换器34将输入端H接受到的逻辑1信号选择传送到输出端TX1或是输出端TX2。

以图6B所示的输出信号Dp为例，当第二信号切换器34在t1检测到输出信号Dp的电平从逻辑0变为逻辑1时，第二信号切换器34就会将输入端H所接收到的逻辑1信号从第一输出端TX1输出并传送到第一解调变单元36的输入端X1。直到第二信号切换器34在t3检测到输出信号Dp的电平从逻辑1变为逻辑0时，第二信号切换器34开始将输入端H所接收到的逻辑1信号改为从第二输出端TX2输出并传送到第二解调变单元38的输入端X2。然后，一直到第二信号切换器34于t5再次检测到输出信号Dp的电平从逻辑0变为逻辑1时，第二信号切换器34才会将输入端H所接收到的逻辑1信号再次改回从第一输出端TX1输出并传送到第一解调变单元36的输入端X1。

因此，当第二信号切换器34检测到除二电路32从输出端E2输出的信号由逻辑0变为逻辑1时(也就是检测到输出端E2输出的信号出现上升沿时)，第二信号切换器34会将输入端H所接收到的逻辑1信号从输出端TX1输出并传送到第一解调变单元36的输入端X1。当第二信号切换器34检测到除二电路32从输出端E2输出的信号由逻辑1变为逻辑0时(也就是检测到输出端E2输出的信号出现下降沿时)，第二信号切换器34会将输入端H所接收到的逻辑1信号从输出端TX2输出并传送到第二解调变单元38的输入端X2。

由上述关于第一信号切换器30与第二信号切换器34的论述可知，第一解调变单元36与第二解调变单元38以交替的方式轮流对PWM信号的不同脉波周期进行解调变或解码，然后轮流从输出端Y1与Y2输出解调变或解码后的结果(其系可以是代表二进制的逻辑信号)，使接收器2获得PWM信号所代表的二进制数值。

请参阅图7A所示，第一与第二解调变单元36与38分别至少包括有多个延迟单元42-1至42-N以及一个采样电路44。延迟单元42-1至42-N以串联的方式耦接在一起。这些延迟单元42-1至42-N每一个都含有两个输入端I1和I2以及两个输出端O1和O2。延迟单元42-1至42-N的总数可以是(但不限定)大于或等于五个、大于或等于十个、大于或等于十五个、大于或等于二十个或是大于或等于六十个。

对第一解调变单元36而言，延迟单元42-1的输入端I1耦接第二信号切换器34的第一输出端TX1并且做为上述的输入端X1，采样电路44的输出端J2则做为上述的输出端Y1。而对第二解调变单元38而言，延迟单元42-1的输入端I1耦接第二信号切换器34的第二输出端TX2并且做为上述的输入端X2，采样电路44的输出端J2则做为上述的输出端Y2。

另外，不论是第一解调变单元36还是第二解调变单元38，采样电路44的输入端J1耦接延迟单元42-1的输出端O2，而且采样电路44可以接收第一信号切换器30从输出端TS1或TS2传送来的PWM信号，使采样电路44可以在检测到PWM信号的下降沿时，对第一个延迟单元42-1从输出端O2输出的信号(如逻辑0信号或逻辑1信号)进行采样，然后根据采样结果从输出端J2输出PWM信号在某一脉波周期所代表的数值(如二进制数值的0或1)。此采样结果的电平与被采样的信号的电平相同。

继续如图7A所示，延迟单元42-2至42-N每一个的输入端I1耦接前一个延迟单元的输出端O1，且延迟单元42-2至42-N每一个的输出端O2耦接前一个延迟单元的输入端I2。对延迟单元42-1至42-N的每一个而言，传送到输入端I1的信号可以在经过一段时间(如上述的延迟时间Td或是下述的延迟时间Dt)后从输出端O1输出，而传送到输入端I2的信号也可以在经过一段时间(如上述的延迟时间Td或是下述的延迟时间Dt)后从输出端O2输出。

图7B为延迟单元的电路方块图。请同时参阅图7B所示，延迟单元42-1至42-N中的每一个都至少包含有一个第一开关46、一个第二开关48、一个第三开关50、一个第一延迟元件52、一个第二延迟元件54以及一个控制器56。第一开关46的输入端SI1耦接第三开关的输入端SI3。第一开关46的输出端SO1耦接第一延迟元件52的输入端DI1以及控制器56。第二开关48的输入端SI2耦接第二延迟元件的输出端DO2。第二开关48的输出端SO2耦接第三开关50的输出端SO3。

在第一解调变单元36中，每一个控制器56都可以通过输入端SC接收第一信号切换器30从第一输出端TS1传送来的PWM信号；在第二解调变单元38中，每一个控制器56都可以通过输入端SC接收第一信号切换器30从第二输出端TS2传送来的PWM信号。另外，第一解调变单元36与第二解调变单元38会在解调变或解码PWM信号之前，让每一个第一延迟元件52从输出端DO1输出电平为0的信号(也就是输出逻辑0信号)，使输出端DO1输出的信号与输入端H接收到的信号两者的电平状态不同，以及让每一个第二延迟元件54从输出端DO2输出电平为0的信号(也就是输出逻辑0信号)，使输出端DO2输出的信号与输入端H接收到的信号两者的电平状态不同。

对延迟单元42-1至42-N中的每一个而言，在第一信号切换器30传送PWM信号之前，控制器56会先使第一开关46的输入端SI1与输出端SO1处于导通状态，但是让第二开关48的输入端SI2与输出端SO2以及第三开关50的输入端SI3与输出端SO3处于断路状态。在此种状况下，一条第一信号传递路径就会形成在延迟单元42-1至42-N中，而此第一信号传递路径由所有的第一开关46(此时均处于导通状态)与所有的第一延迟元件52以串联的方式耦接在一起而形成。又，因为此时所有的第一开关46均处于导通状态，所以第一信号传递路径也可以视为是由所有的第一延迟元件52以串联耦接的方式而形成。

然而，当控制器56检测到PWM信号的上升沿时(也就是在控制器56检测到送入输入端SC的信号从逻辑0变为逻辑1的时候)，控制器56即依据第一开关46从输出端SO1输出的信号的电平状态决定第一开关46、第二开关48以及第三开关50三者的输入端与输出端是否导通，其详述如下。

在控制器56检测到PWM信号的上升沿时(也就是在控制器56检测到送入输入端SC的信号从逻辑0变为逻辑1的时候)，若控制器56从第一开关46的输出端SO1测得电平为1的信号(也就是测得逻辑1信号，或是说测得的电平状态与输入端H接收到的信号的电平状态相同)，则控制器56会使第一开关46的输入端SI1与输出端SO1以及第二开关48的输入端SI2与输出端SO2处于导通状态，但是让第三开关50的输入端SI3与输出端SO3处于断路状态。若控制器56从第一开关46的输出端SO1测得电平为0的信号(也就是测得逻辑0信号，或是说测得的电平状态与输入端H接收到的信号的电平状态不同)，则控制器56会使第三开关50的输入端SI3与输出端SO3处于导通状态，但是让第一开关46的输入端SI1与输出端SO1以及第二开关48的输入端SI2与输出端SO2处于断路状态。

故，在延迟单元42-2至42-N的每一个中，第一开关46可根据上述的方式让第一延迟元件52的输入端DI1耦接至前一个延迟单元的第一延迟元件52的输出端DO1或是让第一延迟元件52的输入端DI1与前一个延迟单元的第一延迟元件52的输出端DO1断开。第二开关48可根据上述的方式让第二延迟元件54的输出端DO2耦接至前一个延迟单元的第二延迟元件54的输入端DI2或是让第二延迟元件54的输出端DO2与前一个延迟单元的第二延迟元件54的输入端DI2断开。第三开关50可根据上述的方式让前一个延迟单元的第一延迟元件52的输出端DI1耦接至前一个延迟单元的第二延迟元件54的输入端DI2或是让前一个延迟单元的第一延迟元件52的输出端DI1与前一个延迟单元的第二延迟元件54的输入端DI2断开。以延迟单元42-2与延迟单元42-3为例，对延迟单元42-3而言，延迟单元42-2即为延迟单元42-3的前一个延迟单元。其它延迟单元的前一个延迟单元则以此类推，在此就不加以论述。

因此，在控制器56检测到PWM信号的上升沿之后(也就是在控制器56检测到送入输入端SC的信号从逻辑0变为逻辑1之后)，一条第二信号传递路径就会形成在延迟单元42-1至42-N中。此第二信号传递路径由所有导通的第一开关46、所有导通的第二开关48、一个导通的第三开关50、所有因导通的第一开关46而耦接在一起的第一延迟元件52以及所有因导通的第二开关48而耦接在一起的第二延迟元件54以串联的方式耦接在一起而形成。或者，第二信号传递路径也可以视为是由所有因导通的第二开关48而耦接在一起的第二延迟元件54以串联耦接的方式而形成。

以第一解调变单元36解调变或解码图1B所示的PWM信号的脉波周期P1为例。在t1至t2的时间区段内，对第一解调变单元36的所有延迟单元42-1至42-N而言，第一开关46的输入端SI1与输出端SO1处于导通状态，而第二开关48的输入端SI2与输出端SO2以及第三开关50的输入端SI3与输出端SO3则是处于断路状态，因而让来自第二信号切换器TX1的逻辑1信号可以在t1至t2的时间区段内于第一信号传递路径上传输，以逐个取代第一延迟元件52从输出端DO1输出的逻辑0信号。因此，在t1至t2的时间区段内，延迟单元42-1至42-N的所有第一延迟元件52以串联耦接的方式形成用于传输逻辑1信号的第一信号传递路径，使逻辑1信号可以逐个改变第一延迟元件52的输出信号(从输出端DO1输出)的电平状态，也就是逐个将第一延迟元件52从输出端DO1输出的逻辑0信号变为电平状态与输入端H接收到的信号相同的逻辑1信号。在此第一信号传递路径中，逻辑1信号以传输延迟的方式进行传递并改变被通过的第一延迟元件52的输出信号的电平状态(此输出信号为输出端DO1送出的信号)，而此传输延迟的方式依据第一延迟元件52的延迟时间来延迟逻辑1信号的传输。

当所有的控制器56在t2检测到PWM信号的上升沿的时候(也就是在检测到送入输入端SC的信号从逻辑0变为逻辑1的时候)，每一个控制器56将通过上述控制第一开关46、第二开关48及第三开关50是否导通的方式，通过第一开关46输出的逻辑信号来决定第一开关46、第二开关48以及第三开关50三者的输入端与输出端是否导通。

在本范例中，来自第二信号切换器TX1的逻辑1信号在t2取代到了某个延迟单元42-E从输出端DO输出的逻辑0信号，但尚未取代下个延迟单元42-F从输出端DO输出的逻辑0信号。换句话说，逻辑1信号在t2改变延迟单元42-E的输出端DO的电平状态(亦即延迟单元42-E的输出端DO在t2输出逻辑1信号)，但是尚未改变延迟单元42-F的输出端DO的电平状态(亦即延迟单元42-F的输出端DO在t2仍输出逻辑0信号)。因此，在t2至t3的时间区段内，对第一解调变单元36而言，延迟单元42-1到延迟单元42-E的每一个都会让第一开关46的输入端SI1与输出端SO1以及第二开关48的输入端SI2与输出端SO2处于导通状态，而让第三开关50的输入端SI3与输出端SO3处于断路状态，同时延迟单元42-F至延迟单元42-N的每一个都会让第三开关50的输入端SI3与输出端SO3处于导通状态以及让第一开关46的输入端SI1与输出端SO1以及第二开关48的输入端SI2与输出端SO2处于断路状态，因而形成上述的第二信号传递路径。在此范例中，第二信号传递路径系由延迟单元42-1至42-E中的第一开关46、第二开关48、第一延迟元件52与第二延迟元件54以及延迟单元42-F中的第三开关50所形成。故，来自第二信号切换器TX1的逻辑1信号可以在t2至t3的时间区段内于第二信号传递路径上传输，以逐个取代因导通的第二开关48而耦接在一起的第二延迟元件54从输出端DO2输出的逻辑0信号。因此，在t2至t3的时间区段内，延迟单元42-1至42-E的所有第一与第二延迟元件52与54以串联耦接的方式形成用于传输逻辑1信号的第二信号传递路径，使逻辑1信号可以逐个改变第二延迟元件54的输出信号(从输出端DO2输出)的电平状态，也就是逐个将第二延迟元件54从输出端DO2输出的逻辑0信号变为电平状态与输入端H接收到的信号相同的逻辑1信号。在此第二信号传递路径中，逻辑1信号以传输延迟的方式进行传递并改变被通过的第二延迟元件54的输出信号的电平状态(此输出信号为输出端DO2送出的信号)，而此传输延迟的方式依据第二延迟元件54的延迟时间来延迟逻辑1信号的传输。

故，在t2至t3的时间区段内，延迟单元42-F的第一开关46断开延迟单元42-E的第一延迟元件52的输出端DO1与延迟单元42-F的第一延迟元件52的输入端DI1的间的连结，延迟单元42-F的第二开关48断开延迟单元42-E的第二延迟元件54的输入端DI2与延迟单元42-F的第二延迟元件54的输出端DO2的间的连结。延迟单元42-F的第三开关50让延迟单元42-E的第一延迟元件52的输出端DO1与延迟单元42-E的第二延迟元件54的输入端DI2耦接在一起，进而使逻辑1信号可以从第一延迟元件52的输出端DO1传输到延迟单元42-E的第二延迟元件54的输入端DI2。

最后，当第一解调变单元36的采样电路44在t3检测到PWM信号的下降沿5b时，采样电路44就会对第一个延迟单元42-1从输出端O2输出的信号(可能是逻辑0信号或逻辑1信号)进行采样，然后根据采样结果从输出端J2输出一逻辑信号，使接收器2依据此逻辑信号获得PWM信号在脉波周期P1所代表的数值(如二进制数值的0或1)。例如，输出端J2输出逻辑1信号(其电平状态与输出端O2的输出信号相同)，则代表PWM信号在某一脉波周期的二进制值为1；输出端J2输出逻辑0信号(其电平状态与输出端O2的输出信号相同)，则代表PWM信号在某一脉波周期的二进制值为0。

第二解调变单元38亦可用上述相同的方式来解调变或解码第1B图所示的PWM信号的脉波周期P2，在此就不加以论述。另外，在第二解调变单元38解调变或解码PWM信号的时候，接收器2可以利用除二电路32从输出端E2输出的电平为0的信号(也就逻辑0信号)，使第一解调变单元36中所有第一延迟元件52从输出端DO1输出的信号以及所有第二延迟元件54从输出端DO2输出的信号全部都被重置为逻辑为0(也就是使输出端DO1与DO2输出逻辑0信号)。

请再参阅图5所示，反相器40的输入端耦接除二电路32的输出端E2，而反相器40的输出端则耦接第二解调变单元38。反相器40的功用在于，当第二解调变单元38完成解调变或解码PWM信号的某一脉波周期之后，将除二电路32从输出端E2输出的信号改变成电平为0的信号(也就是逻辑0信号)并且传送到第二解调变单元38，使第二解调变单元38中所有第一延迟元件52从输出端DO1输出的信号以及所有第二延迟元件54从输出端DO2输出的信号全部被重置为逻辑为0(也就是使输出端DO1与DO2输出逻辑0信号)。另外，反相器40亦可以设置在第二解调变单元38内。

于说明完第二实施例的接收器2的架构之后，接下来将说明第二实施例的接收器2解调变或解码PWM信号的方法。请同时参阅图8所示，首先，如步骤B1所示，在接收器2接收发送器3所传送的PWM信号之前，将第一与第二解调变单元36与38中所有第一延迟元件52从输出端DO1输出的信号重置为逻辑0(也就是使所有第一延迟元件52从输出端DO1输出逻辑0信号)，以及将第一与第二解调变单元36与38中所有第二延迟元件54从输出端DO2输出的信号重置为逻辑0(也就是使所有第二延迟元件54从输出端DO2输出逻辑0信号)。

在接收器2的第一信号切换器30以及除二电路32接收到PWM信号(如图6B所示的PWM信号)之后，如步骤B2所示，第一与第二信号切换器30与34将在检测到除二电路32从输出端E2输出的信号出现电平改变的时候(例如图6B所示的输出信号Dp在t1从逻辑0变为逻辑1的时候，此时PWM信号也出现电平改变)，使PWM信号从输出端TS1输出并传送到第一解调变单元36以及使逻辑1信号从输出端TX1输出并传送到第一解调变单元36的输入端X1，让逻辑1信号得以在第一解调变单元36中的第一信号传递路径上传递并逐个取代第一延迟元件52输出的逻辑0信号(也就是让逻辑1信号以传输延迟的方式在第一信号传递路径上传递并逐个改变第一延迟元件52的输出信号(从输出端DO1输出)的电平状态，而此传输延迟的方式系依据第一延迟元件52的延迟时间来延迟逻辑1信号的传输)。在逻辑1信号尚未传送到第一解调变单元36之前，第一与第二解调变单元36与38中每一个第一开关46的输入端SI1与输出端SO1处于导通状态，而第一与第二解调变单元36与38中每一个第二开关48的输入端SI2与输出端SO2以及每一个第三开关50的输入端SI3与输出端SO3则是处于断路状态，是故第一信号传递路径形成在第一与第二解调变单元36与38中。

接着，如步骤B3所示，当第一解调变单元36检测到PWM信号的电平从逻辑0变为逻辑1时(例如在检测到图6B所示的上升沿5d时)，第一解调变单元36中的每一控制器56开始依据对应的第一开关46从输出端SO1输出的信号的电平来决定第一解调变单元36中的第一开关46、第二开关48以及第三开关50三者的输入端与输出端是否导通(此部分内容请参阅图7B的叙述)，进而使逻辑1信号改为在第一解调变单元36中的第二信号传递路径上传递并逐个取代第二延迟元件54输出的逻辑0信号(也就是让逻辑1信号以传输延迟的方式在第二信号传递路径上传递并逐个改变第二延迟元件54的输出信号(从输出端DO2输出)的电平状态，而此传输延迟的方式系依据第二延迟元件54的延迟时间来延迟逻辑1信号的传输)。

在步骤B3之后，如步骤B4所示，当第一解调变单元36的采样电路44检测到PWM信号的电平从逻辑1变为逻辑0时(例如在检测到图6B所示的下降沿5b时)，采样电路44开始对第一解调变单元36的第一个延迟单元42-1从输出端O2输出的信号(如逻辑0信号或逻辑1信号)进行采样，然后根据采样结果从输出端J2输出PWM信号之一脉波周期(例如图6B所示的PWM信号的脉波周期P1)所代表的数值(如二进制数值的0或1)。

另外，在第一解调变单元36的采样电路44检测到PWM信号的电平从逻辑1变为逻辑0的时候，除二电路从输出端E2输出的信号亦于此时出现电平的改变(如图6B所示的PWM信号以及输出信号Dp都在t3出现逻辑1变为逻辑0的情形)，接收器2因而判定PWM信号进入下一脉波周期(如图6B所示的PWM信号的脉波周期P2)。故，第一信号切换器30将从此时开始(例如从图6B所示的t3开始)让PWM信号从输出端TS2输出并传送到第二解调变单元38，而且第二信号切换器34亦从此时开始(例如从图6B所示的t3开始)，让逻辑1信号从输出端TX2输出并传送到第二解调变单元38的输入端X2，使逻辑1信号得以在第二解调变单元38的第一信号传递路径上传递并逐个取代第一延迟元件52输出的逻辑0信号(也就是让逻辑1信号以传输延迟的方式在第一信号传递路径上传递并逐个改变第一延迟元件52的输出信号(从输出端DO1输出)的电平状态，而此传输延迟的方式系依据第一延迟元件52的延迟时间来延迟逻辑1信号的传输)。

在第一解调变单元36的采样电路44完成采样后，第一解调变单元36可以利用除二电路32从输出端E2输出的信号，使第一解调变单元36中所有第一延迟元件52从输出端DO1输出逻辑0信号以及使第一解调变单元36中所有第二延迟元件54从输出端DO2输出逻辑0信号。若此时除二电路32从输出端E2输出的信号为逻辑0信号(如图6B所示的t3至t5的输出信号Dp)，则第一解调变单元36可以直接接收并利用此逻辑0信号来使第一与第二延迟元件52与54都输出逻辑0信号。若此时除二电路32从输出端E2输出的信号为逻辑1信号，则必须先利用一反相器(如上述的反相器40)将逻辑1信号变成逻辑0信号，然后接收并利用此逻辑0信号来使第一与第二延迟元件52与54都输出逻辑0信号。

又，在采样电路44完成采样后，第一解调变单元36会使每一个第一开关46的输入端SI1与输出端SO1处于导通状态，并且让每一个第二开关48的输入端SI2与输出端SO2以及每一个第三开关50的输入端SI3与输出端SO3处于断路状态，因而使第一解调变单元36的信号传递方式从第二信号传递路径转变回第一信号传递路径。

因此，由上述可知，在第一解调变单元36中，多个第一延迟元件52在第一时间区段内以串联耦接的方式形成第一信号传递路径，而通过这些第一延迟元件52则可让逻辑1信号以传输延迟的方式在第一信号传递路径中传输。此第一时间区段为PWM信号出现第一电平改变(如图6B所示的下降沿5a)至PWM信号出现第二电平改变(如图6B所示的上升沿5d)的时间间隔。另外，多个第二延迟元件54在第二时间区段内以串联耦接的方式形成第二信号传递路径，而通过这些第二延迟元件54则可让逻辑1信号以传输延迟的方式在第二信号传递路径中传输。此第二时间区段为PWM信号出现第二电平改变(如图6B所示的上升沿5d)至PWM信号出现第三电平改变(如图6B所示的下降沿5b)的时间间隔。又，第一电平改变至第三电平改变的时间间隔为PWM信号的一脉波周期(如第6B图所示的PWM信号的脉波周期P1)。在第一信号传递路径中传输的逻辑1信号可以改变多个第一延迟元件52的输出信号的电平状态(此输出信号为输出端DO1送出的信号)。在第二信号传递路径中传输的逻辑1信号可以改变多个第二延迟元件54的输出信号的电平状态(此输出信号为输出端DO2送出的信号)。上述的传输延迟方式系依据据多个大致相同的延迟时间(如延迟时间Td或Dt)来延迟逻辑1信号在第一与第二信号传递路经上的传输。除此之外，采样电路44在第三电平改变出现时对第一个延迟单元42-1从输出端O2输出的信号进行采样，并从输出端J2输出一采样信号。然而，输出端J2也有可能是在第三电平改变出现后才输出此采样信号。接收器2通过此采样信号即可获得PWM信号之一脉波周期(例如图6B所示的PWM信号的脉波周期P1)所代表的数值(如二进制数值的0或1)。

接下来，如步骤B5所示，当第二解调变单元38检测到PWM信号的电平从逻辑0变为逻辑1时(例如在检测到第6B图所示的上升沿5e时)，第二解调变单元38中的每一控制器56开始依据对应的第一开关46从输出端SO1输出的信号的电平来决定第二解调变单元38中的第一开关46、第二开关48以及第三开关50三者的输入端与输出端是否导通(此部分内容请参阅第7B图的叙述)，进而使逻辑1信号改为在第二解调变单元38中的第二信号传递路径上传递并逐个取代第二延迟元件54输出的逻辑0信号(也就是让逻辑1信号以传输延迟的方式在第二信号传递路径上传递并逐个改变第二延迟元件54的输出信号(从输出端DO2输出)的电平状态，而此传输延迟的方式系依据第二延迟元件54的延迟时间来延迟逻辑1信号的传输)。

在步骤B5之后，如步骤B6所示，当第二解调变单元38的采样电路44检测到PWM信号的电平从逻辑1变为逻辑0时(例如在检测到图6B所示的下降沿5c时)，采样电路44开始对第二解调变单元38的第一个延迟单元42-1从输出端O2输出的信号(如逻辑0信号或逻辑1信号)进行采样，然后根据采样结果从输出端J2输出PWM信号的下一脉波周期(如第6B图所示的PWM信号的脉波周期P2)所代表的数值(如二进制数值的0或1)。

另外，在第二解调变单元38的采样电路44检测到PWM信号的电平从逻辑1变为逻辑0的时候，除二电路从输出端E2输出的信号亦于此时出现电平的改变(如图6B所示，PWM信号在t5出现逻辑1变为逻辑0的情形，而输出信号Dp在t5则出现逻辑0变为逻辑1的情况)，接收器2因而判定PWM信号进入下一脉波周期。因此，第一信号切换器30将从此时开始(例如从图6B所示的t5开始)，让PWM信号从输出端TS1输出并传送到第一解调变单元36，且第二信号切换器34亦从此时开始(例如从图6B所示的t5开始)，让逻辑1信号从输出端TX1输出并传送到第一解调变单元36的输入端X1，使逻辑1信号得以在第一解调变单元36的第一信号传递路径上传递并逐个取代第一延迟元件52输出的逻辑0信号。

在第二解调变单元38的采样电路44完成采样后，第二解调变单元38可以利用除二电路32从输出端E2输出的信号，使第二解调变单元38中所有第一延迟元件52从输出端DO1输出逻辑0信号以及使第二解调变单元38中所有第二延迟元件54从输出端DO2输出逻辑0信号。若此时除二电路32从输出端E2输出的信号为逻辑0信号，则第二解调变单元38可以直接接收并利用此逻辑0信号来使第一与第二延迟元件52与54都输出逻辑0信号。若此时除二电路32从输出端E2输出的信号为逻辑1信号(如图6B所示的t5之后的输出信号Dp)，则必须先利用一反相器(如上述的反相器40)使逻辑1信号变成逻辑0信号，然后接收并利用此逻辑0信号来使第一与第二延迟元件52与54都输出逻辑0信号。

又，在采样电路44完成采样后，第二解调变单元38会使每一个第一开关46的输入端SI1与输出端SO1处于导通状态，并且让每一个第二开关48的输入端SI2与输出端SO2以及每一个第三开关50的输入端SI3与输出端SO3处于断路状态，因而使第二解调变单元38的信号传递方式从第二信号传递路径转变回第一信号传递路径。

在步骤B6之后，接着执行步骤B3，然后依序执行步骤B4-B6，并在不断重复B3至B6的步骤之后，获得PWM信号中所有脉波周期所代表的数值(如二进制数值)。

以下将以图9A与图9B所示的时序图解释说明第二实施例的接收器2获取PWM信号中连续两个脉波周期所代表的二进制数值的方法。图9A与图9B不仅绘出PWM信号91与输出信号93，也分别绘出第一解调变单元36中四个输出端DO1输出的信号11-1至11-4、第一解调变单元36中四个输出端DO2输出的信号13-1至13-4、第二解调变单元38中五个输出端DO1输出的信号15-1至15-5以及第二解调变单元38中五个输出端DO2输出的信号17-1至17-5。

在本范例中，PWM信号91从输入端E1输入除二电路32，然后除二电路32从输出端E2输出频率为PWM信号91一半的输出信号93。PWM信号91的第一个脉波周期位在时间区段t51至t59，而第二个脉波周期则是位在时间区段t59至t68。PWM信号91在t51、t59与t68出现下降沿(也就是出现电平从逻辑1变为逻辑0的情况)以及在t55与t64出现上升沿(也就是出现电平从逻辑0变为逻辑1的情况)。

输出信号11-1至11-4依序分别为第一解调变单元36中第一至第四延迟单元42-1至42-4从第一延迟元件52输出的信号。输出信号13-1至13-4依序分别为第一解调变单元36中第一至第四延迟单元42-1至42-4从第二延迟元件54输出的信号。输出信号15-1至15-5依序分别为第二解调变单元38中第一至第五延迟单元42-1至42-5从第一延迟元件52输出的信号。输出信号17-1至17-5依序分别为第二解调变单元38中第一至第五延迟单元42-1至42-5从第二延迟元件54输出的信号。在本范例中，每一个第一延迟元件52以及每一个第二延迟元件54可以将输入端接收到的信号在经过一段延迟时间Dt之后从输出端输出。

请先同时参阅图9A与图9B所示，如同步骤B1的叙述，在接收器2接收PWM信号91之前(也就是在t51之前)，所有输出信号11-1至11-4、13-1至13-4、15-1至15-5以及17-1至17-5的电平都被重置为逻辑0。接着，请参阅第9A图所示，在接收器2接收到PWM信号91之后，如同步骤B2的叙述，当第一与第二信号切换器30与34在t51检测到输出信号93的电平从逻辑0变为逻辑1的时候，第一信号切换器30开始将PWM信号91从输出端TS1输出并传送到第一解调变单元36，此时第二信号切换器34亦开始将输入端H接收到的逻辑1信号从输出端TX1输出并传送到第一解调变单元36的第一延迟单元42-1中，进而使逻辑1信号在第一解调变单元36的第一信号传递路径上传递，以逐个取代第一解调变单元36的第一延迟元件52输出的逻辑0信号。

就第一解调变单元36而言，在t51至t54这段期间内，延迟单元42-1至42-N中的每个第一开关46处于导通状态，而延迟单元42-1至42-N中的每个第二开关48与第三开关50则是处于断路状态。第一解调变单元36的第一信号传递路径系由延迟单元42-1至42-N中的每个第一开关46(此时都为导通状态)与每个第一延迟元件52以串联的方式耦接在一起而形成。

逻辑1信号经由第一解调变单元36的第一信号传递路径在t51传送到第一解调变单元36的第一延迟单元42-1的第一延迟元件52中，并在经过一段时间Dt之后从第一延迟单元42-1的第一延迟元件52输出并传送到第二延迟单元42-2的第一延迟元件52中。因此，输出信号11-1的电平在t52从逻辑0变为逻辑1。同理，输出信号11-2的电平在t53从逻辑0变为逻辑1，输出信号11-3的电平在t54从逻辑0变为逻辑1。然而，因为第一解调变单元36的第三延迟单元42-3无法在t55之前将逻辑1信号传递给第一解调变单元36的第四延迟单元42-4，所以输出信号11-4的电平无法在t55之前从逻辑0变为逻辑1。

当第一解调变单元36在t55检测到PWM信号91的电平从逻辑0变为逻辑1的时候，如同步骤B3的叙述，逻辑1信号改为在第一解调变单元36的第二信号传递路径上传递，以逐个取代第二延迟元件54输出的逻辑0信号。此时在第一解调变单元36中，因为第一至第三延迟单元42-1至42-3的每个控制器56都在t55的时候检测到对应的第一开关46输出电平为1的信号，所以第一至第三延迟单元42-1至42-3的每个第一开关46以及每个第二开关48都是处于导通状态，但是第一至第三延迟单元42-1至42-3的每个第三开关50则是呈现断路状态。另外，因为第四延迟单元42-4的控制器56在t55检测到对应的第一开关46输出电平为0的信号，所以第四延迟单元42-4的第一开关46以及第二开关48都是呈现断路状态，而第三开关50则是处于导通状态。至于其它延迟单元42-5至42-N，因每个控制器56都在t55检测到对应的第一开关46输出电平为0的信号，所以其它延迟单元42-5至42-N的每个第一开关46以及每个第二开关48都是呈现断路状态，而每个第三开关50则是处于导通状态。

在本范例中，第一解调变单元36的第二信号传递路径系由第一延迟单元42-1中的第一开关46以及第一延迟元件52、第二延迟单元42-2中的第一开关46以及第一延迟元件52、第三延迟单元42-3中的第一开关46以及第一延迟元件52、第四延迟单元42-4中的第三开关50、第三延迟单元42-3中的第二延迟元件54以及第二开关48、第二延迟单元42-2中的第二延迟元件54以及第二开关48以及第一延迟单元42-1中的第二延迟元件54以及第二开关48依序以串联的方式耦接在一起而形成。

逻辑1信号经由第一解调变单元36的第二信号传递路径在t55传送到第三延迟单元42-3的第二延迟元件54中，并在经过一段时间Dt之后从第三延迟单元42-3的第二延迟元件54输出并传送到第二延迟单元42-2的第二延迟元件54中。因此，输出信号13-3的电平在t56从逻辑0变为逻辑1。同理，输出信号13-2的电平在t57从逻辑0变为逻辑1，输出信号13-1的电平在t58从逻辑0变为逻辑1。

另外，因为第三延迟单元42-3无法在t55之前传输逻辑1信号给第四延迟单元42-4的第一延迟元件52，再加上第四延迟单元42-4中的第一开关52从t55开始系处于断路状态，所以逻辑1信号从t51开始始终无法传递到第四延迟单元42-4的第一延迟元件52中，因而输出信号11-4与13-4的电平始终维持在逻辑0的状态。

接下来，如同步骤B4的叙述，当第一解调变单元36的采样电路44在t59检测到PWM信号91的电平从逻辑1变为逻辑0的时候，第一解调变单元36的采样电路44开始对第一延迟单元42-1从输出端O2输出的信号(也就是输出信号13-1)进行采样并且输出PWM信号91在第一个脉波周期所代表的二进制数值。由图9A可知，因为输出信号13-1的电平在t59的时候为逻辑1，所以第一解调变单元36的采样电路44输出PWM信号91的第一个脉波周期所代表的二进制数值1。

再来，请先同时参阅图9A与图9B所示，在PWM信号91于t59出现电平改变(从逻辑1变为逻辑0)的时候，除二电路32输出的信号93亦于t59出现电平的改变。因为输出信号93的电平在t59从逻辑1变为逻辑0，所以在第一解调变单元36可以在采样电路44完成采样后，利用电平变为逻辑0的输出信号93，使第一解调变单元36中所有第一延迟元件52从输出端DO1输出逻辑0信号以及使第一解调变单元36中所有第二延迟元件54从输出端DO2输出逻辑0信号。又，在第一解调变单元36的采样电路44完成采样后，接收器2使第一解调变单元36中的每个第一开关46处于导通状态，并且让第一解调变单元36中的每个第二开关48以及每个第三开关50都处于断路状态，因而使第一解调变单元36的信号传递方式从第二信号传递路径转变回第一信号传递路径。

现在请参阅图9B所示，当第一与第二信号切换器30与34在t59检测到输出信号93的电平从逻辑1变为逻辑0的时候，第一信号切换器30开始将PWM信号从输出端TS2输出并传送到第二解调变单元38，且第二信号切换器34亦开始将输入端H接收到的逻辑1信号从输出端TX2输出并传送到第二解调变单元38的第一延迟单元42-1中，进而使逻辑1信号在第二解调变单元38的第一信号传递路径上传递，以逐个取代第二解调变单元38的第一延迟元件52输出的逻辑0信号。

就第二解调变单元38而言，在t59至t64这段期间内，延迟单元42-1至42-N中的每个第一开关46系处于导通状态，而延迟单元42-1至42-N中的每个第二开关48与第三开关50则是处于断路状态。第二解调变单元38的第一信号传递路径系由延迟单元42-1至42-N中的每个第一开关46(此时都为导通状态)与每个第一延迟元件52以串联的方式耦接在一起而形成。

逻辑1信号经由第二解调变单元38的第一信号传递路径在t59传送到第二解调变单元38的第一延迟单元42-1的第一延迟元件52中，并在经过一段时间Dt之后从第一延迟单元42-1的第一延迟元件52输出并传送到第二延迟单元42-2的第一延迟元件52中。因此，输出信号15-1的电平在t60从逻辑0变为逻辑1。同理，输出信号15-2的电平在t61从逻辑0变为逻辑1，输出信号15-3的电平在t62从逻辑0变为逻辑1，输出信号15-4的电平在t63从逻辑0变为逻辑1。然而，因为第二解调变单元38的第四延迟单元42-4无法在t64之前将逻辑1信号传递给第二解调变单元38的第五延迟单元42-5，所以输出信号15-5的电平无法在t64之前从逻辑0变为逻辑1。

当第二解调变单元38在t64检测到PWM信号91的电平从逻辑0变为逻辑1的时候，如同步骤B5的叙述，逻辑1信号改为在第二解调变单元38的第二信号传递路径上传递，以逐个取代第二延迟元件54输出的逻辑0信号。此时在第二解调变单元38中，因为第一至第四延迟单元42-1至42-4的每个控制器56都在t64的时候检测到对应的第一开关46输出电平为1的信号，所以第一至第四延迟单元42-1至42-4的每个第一开关46以及每个第二开关48都是处于导通状态，但是第一至第四延迟单元42-1至42-4的每个第三开关50则是处于断路状态。另外，因为第五延迟单元42-5的控制器56在t64检测到对应的第一开关46输出电平为0的信号，所以第五延迟单元42-5的第三开关50处于导通状态，而第一开关46以及第二开关48则是呈现断路状态。至于其它延迟单元42-6至42-N，因每个控制器56都在t64检测到对应的第一开关46输出电平为0的信号，所以其它延迟单元42-6至42-N的每个第一开关46以及每个第二开关48都是呈现断路状态，而每个第三开关50则是处于导通状态。

在本范例中，第二解调变单元38的第二信号传递路径系由第一延迟单元42-1中的第一开关46以及第一延迟元件52、第二延迟单元42-2中的第一开关46以及第一延迟元件52、第三延迟单元42-3中的第一开关46以及第一延迟元件52、第四延迟单元42-4中的第一开关46以及第一延迟元件52、第五延迟单元42-5中的第三开关50、第四延迟单元42-4中的第二延迟元件54以及第二开关48、第三延迟单元42-3中的第二延迟元件54以及第二开关48、第二延迟单元42-2中的第二延迟元件54以及第二开关48以及第一延迟单元42-1中的第二延迟元件54以及第二开关48依序以串联的方式耦接在一起而形成。

逻辑1信号经由第二解调变单元38的第二信号传递路径在t64传送到第四延迟单元42-4的第二延迟元件54中，并在经过一段时间Dt之后从第四延迟单元42-4的第二延迟元件54输出并传送到第三延迟单元42-3的第二延迟元件54中。因此，输出信号17-4的电平在t65从逻辑0变为逻辑1。同理，输出信号17-3的电平在t66从逻辑0变为逻辑1，输出信号17-2的电平在t67从逻辑0变为逻辑1。然而，因为第二解调变单元38的第二延迟单元42-2无法在t68之前传输逻辑1信号给第二解调变单元38的第一延迟单元42-1，所以输出信号17-1的电平在t68仍然维持在逻辑0。

另外，因为第四延迟单元42-4无法在t64之前传输逻辑1信号给第五延迟单元42-5的第一延迟元件52，再加上第五延迟单元42-5中的第一开关52从t64开始系处于断路状态，所以逻辑1信号从t59开始始终无法传递到第五延迟单元42-5的第一延迟元件52中，因而输出信号15-5与17-5的电平始终维持在逻辑0的状态。

接下来，如同步骤B6的叙述，当第二解调变单元38的采样电路44在t68检测到PWM信号91的电平从逻辑1变为逻辑0的时候，第二解调变单元38的采样电路44开始对第一延迟单元42-1从输出端O2输出的信号(也就是输出信号17-1)进行采样并且输出PWM信号91在第二个脉波周期所代表的二进制数值。由第9B图可知，因为输出信号17-1的电平在t68的时候为逻辑0，所以第二解调变单元38的采样电路44输出PWM信号91的第二个脉波周期所代表的二进制数值0。

在第二实施例中，本发明也可以让第二信号切换器34的输入端H连接到一接地，令输入端H始终接收着另一种电平固定不变的信号—电平为0的信号(亦称为逻辑0信号或低电平信号)。在这种情况下，第一解调变单元36与第二解调变单元38会在解调变或解码PWM信号之前，让每一个第一延迟元件52从输出端DO1输出电平为1的信号(也就是输出逻辑1信号)，使输出端DO1输出的信号与输入端H接收到的信号两者的电平状态不同，以及让每一个第二延迟元件54从输出端DO2输出电平为1的信号(也就是输出逻辑1信号)，使输出端DO2输出的信号与输入端H接收到的信号两者的电平状态不同。在决定第一开关46、第二开关48与第三开关50三者的输入端与输出端是否导通方面，当控制器56检测到PWM信号的上升沿时，若控制器56从第一开关46的输出端SO1测得电平为0的信号(也就是测得逻辑0信号，或是说测得的电平状态与输入端H接收到的信号的电平状态相同)，则控制器56会使第一开关46的输入端SI1与输出端SO1以及第二开关48的输入端SI2与输出端SO2处于导通状态，但是让第三开关50的输入端SI3与输出端SO3处于断路状态。若控制器56从第一开关46的输出端SO1测得电平为1的信号(也就是测得逻辑1信号，或是说测得的电平状态与输入端H接收到的信号的电平状态不同)，则控制器56会使第三开关50的输入端SI3与输出端SO3处于导通状态，但是让第一开关46的输入端SI1与输出端SO1以及第二开关48的输入端SI2与输出端SO2处于断路状态。

因此，原本用于传输逻辑1信号的第一信号传递路径则改为传输逻辑0信号，让逻辑0信号可以逐个改变第一延迟元件52的输出信号(从输出端DO1输出)的电平状态，也就是逐个将第一延迟元件52从输出端DO1输出的逻辑1信号变为电平状态与输入端H接收到的信号相同的逻辑0信号。在第一信号传递路径中，逻辑0信号以传输延迟的方式进行传递并改变被通过的第一延迟元件52的输出信号的电平状态(此输出信号为输出端DO1送出的信号)，而此传输延迟的方式依据第一延迟元件52的延迟时间来延迟逻辑0信号的传输。同样地，原本用于传输逻辑1信号的第二信号传递路径也改为传输逻辑0信号，让逻辑0信号可以逐个改变第二延迟元件54的输出信号(从输出端DO2输出)的电平状态，也就是逐个将第二延迟元件54从输出端DO2输出的逻辑1信号变为电平状态与输入端H接收到的信号相同的逻辑0信号。在第二信号传递路径中，逻辑0信号以传输延迟的方式进行传递并改变被通过的第二延迟元件54的输出信号的电平状态(此输出信号为输出端DO2送出的信号)，而此传输延迟的方式依据第二延迟元件54的延迟时间来延迟逻辑0信号的传输。

在第二信号切换器34的输入端H接收逻辑0信号的情况下，当解调变单元36或38的采样电路44检测到PWM信号的下降沿时，采样电路44就会对第一个延迟单元42-1从输出端O2输出的信号(可能是逻辑0信号或逻辑1信号)进行采样，然后根据采样结果从输出端J2输出一逻辑信号，使接收器2依据此逻辑信号获得PWM信号在一脉波周期所代表的数值(如二进制数值的0或1)。例如，输出端J2输出逻辑1信号(其电平状态与输出端O2的输出信号相同)，则代表PWM信号在某一脉波周期的二进制值为0；输出端J2输出逻辑0信号(其电平状态与输出端O2的输出信号相同)，则代表PWM信号在某一脉波周期的二进制值为1。在这个范例中，反相器40的输出端改为耦接第一解调变单元36或是设置在第一解调变单元36内，让第二解调变单元38在解调变或解码PWM信号的时候，接收器2可以利用反相器40从输出端输出的电平为1的信号(也就逻辑1信号)，将第一解调变单元36中所有第一延迟元件52从输出端DO1输出的信号以及所有第二延迟元件54从输出端DO2输出的信号全部都被重置为逻辑为1(也就是使输出端DO1与DO2输出逻辑1信号)。

由上述关于接收器2的两个实施例可知，本发明提供一种可解调变(或解码)脉冲宽度调变信号的数字接收器，此接收器至少包括一延迟元件以及一耦接延迟元件的采样电路。此延迟元件可以接收第一信号以及输出第二信号。第二信号包括被延迟的第一信号。采样电路可以在第三信号(如脉冲宽度调变信号)的电平产生改变时对第二信号进行采样，进而输出一采样结果。此采样结果的电平与被采样的第二信号的电平相同。

对于第一实施例的接收器2而言，上述的延迟元件为计数单元10-1的第一延迟元件16a，上述的第一信号为计数单元10-1的第一延迟元件16a在输入端R1接收到的信号S1，上述的第二信号为计数单元10-1的第一延迟元件16a从输出端T1输出的信号(此信号包括被延迟的信号S1)，上述的采样电路为计数单元10-1的第一采样电路18。对于第二实施例的接收器2而言，以第一解调变单元36为例，上述的延迟元件为延迟单元42-1的第二延迟元件54，上述的第一信号为延迟单元42-1的第二延迟元件54在输入端DI2接收到的输入信号(如逻辑1信号)，上述的第二信号为延迟单元42-1的第二延迟元件54从输出端DO2输出的信号(此信号包括被延迟的输入信号)，上述的采样电路为采样电路44。

另外，本发明也提供一种解调变(或解码)PWM信号的方法，其步骤至少包括：(1)使第一信号在第一时间区段内以传输延迟的方式在第一信号传递路经中传输，此第一时间区段为PWM信号出现一第一电平改变(如第1B图所示的下降沿5a)至PWM信号出现一第二电平改变(如第1B图所示的上升沿5d)的时间间隔；以及(2)在步骤(1)之后，使上述的第一信号在第二时间区段内以传输延迟的方式在第二信号传递路径中传输，此第二时间区段为PWM信号出现上述第二电平改变(如图1B所示的上升沿5d)至PWM出现一第三电平改变(如图1B所示的下降沿5b)的时间间隔。第一电平改变至第三电平改变的时间间隔为PWM信号之一脉波周期(如图1B所示的脉波周期P1)。上述的传输延迟方式系依据据多个大致相同的延迟时间(如上述的延迟时间Td或Dt)来延迟第一信号在第一与第二信号传递路经上的传输。

对于第一实施例的接收器2而言，上述的第一信号为信号切换器6送出的PWM信号，上述的第一信号传递路径为图2A、图2B与图3所述的第一信号传递路径，上述的第二信号传递路径为图2A、图2B与图3所述的第二信号传递路径。对于第二实施例的接收器2而言，以第一解调变单元36为例，上述的第一信号为第二信号切换器34送出的逻辑1信号，上述的第一信号传递路径为图7A、图7B与图8所述的第一信号传递路径，上述的第二信号传递路径为图7A、图7B与图8所述的第二信号传递路径。

另外，上述的方法也许还包括在步骤(2)之后，取得第二信号传递路径中的一电平(例如是采样电路44对延迟单元42-1从输出端O2输出的信号进行采样)，进而获得PWM信号在上述脉波周期(如图1B所示的脉波周期P1)所代表的数值。又，上述的方法也许还包括:(a)取得第一信号传递路径中的一电平，进而获得第一结果(如采样电路18从输出端T3输出的采样结果)；(b)取得第二信号传递路径中之一电平，进而获得第二结果(如采样电路20从输出端T4输出的采样结果)；(c)将第一结果与第二结果进行第一逻辑运算，进而获得第二信号(如逻辑运算单元22从输出端T5输出的运算结果)；(d)取得第二信号的电平，进而获得第三结果(如采样电路24从输出端T6输出的采样结果)；(e)将包含第三结果的资料进行第二逻辑运算，进而获得第三信号(如逻辑运算单元12从输出端OUTX输出的运算结果)；以及(f)取得第三信号的电平，进而获得PWM信号在上述脉波周期(如图1B所示的脉波周期P1)所代表的数值。在一实施方式中，上述的第一逻辑运算为一与(AND)逻辑运算，且上述的第二逻辑运算为一或(OR)逻辑运算。在另一实施方式中，上述的第一逻辑运算为一或(OR)逻辑运算，且上述的第二逻辑运算为一与(AND)逻辑运算。

以上对本发明的描述是说明性的，而非限制性的，本专业技术人员理解，在权利要求限定的精神与范围之内可对其进行许多修改、变化或等效，但是它们都将落入本发明的保护范围内。

Claims (14)

1.一种接收器，用以解调变一脉冲宽度调变信号，其特征在于，包括：

多个第一延迟元件，其在一第一信号传递路径上以串联的方式耦接在一起，其中所述第一延迟元件在该脉冲宽度调变信号的一第一逻辑电平改变至一第二逻辑电平改变的一第一时间间隔内以该第一信号传递路径操作传送一第一信号；

多个第二延迟元件，其在一第二信号传递路径上以串联的方式耦接在一起，其中所述第二延迟元件在该脉冲宽度调变信号的该第二逻辑电平改变与一第三逻辑电平改变的一第二时间间隔内以该第二信号传递路径操作传送该第一信号，其中该第二逻辑电平在该第一逻辑电平与该第三逻辑电平之间，其中位在该第一逻辑电平改变与该第三逻辑电平改变之间的一时间间隔为该脉冲宽度调变信号的一脉波周期，其中在该第二信号传递路径上传送该第一信号作为改变在所述第二延迟元件其中之一的输出端的一逻辑电平；以及

信号切换器，其包括一第一输出端耦接至该些第一延迟元件其中之一的一输入端，以及该信号切换器还包括一第二输出端耦接至该些第二延迟元件其中之一的一输入端，其中该信号切换器在该第一时间间隔内用以将该第一信号从该信号切换器的一输入端传送至该信号切换器的该第一输出端，以及该信号切换器在该第二时间间隔内用以将该第一信号从该信号切换器的一输入端传送至该信号切换器的该第二输出端。

2.如权利要求1所述的接收器，其特征在于，在该第一时间间隔及该第二时间间隔之内，该第一信号包括具有一固定逻辑电平的一信号。

3.如权利要求1所述的接收器，其特征在于，更包括一电路用以输出一第二信号至该信号切换器，其中该第二信号具有该脉冲宽度调变信号的频率的一半频率。

4.如权利要求1项所述的接收器，其特征在于，更包括一取样电路适于在侦测到该第三逻辑电平时，对所述第二延迟元件其中之一的该输出端进行取样，进而输出一取样结果，其中依据该取样结果获得在该脉冲宽度调变信号的该脉波周期下所调变的一数值。

5.一种接收器，用以解调变一脉冲宽度调变信号，其特征在于，包括：

多个第一延迟元件，其在一第一信号传递路径上以串联的方式耦接在一起，其中所述第一延迟元件在该脉冲宽度调变信号的一第一逻辑电平改变至一第二逻辑电平改变的一第一时间间隔内以该第一信号传递路径操作传送一第一信号；

多个第二延迟元件，其在一第二信号传递路径上以串联的方式耦接在一起，其中所述第二延迟元件在该脉冲宽度调变信号的该第二逻辑电平改变与一第三逻辑电平改变的一第二时间间隔内以该第二信号传递路径操作传送该第一信号，其中该第二逻辑电平在该第一逻辑电平与该第三逻辑电平之间，其中位在该第一逻辑电平改变与该第三逻辑电平改变之间的一时间间隔为该脉冲宽度调变信号的一脉波周期，其中在该第二信号传递路径上传送该第一信号作为改变在所述第二延迟元件其中之一的输出端的一逻辑电平；

一第一取样电路，对所述第一延迟元件其中之一的该输出端进行取样，进而输出一第一取样结果；及

一第二取样电路，对所述第二延迟元件其中之一的该输出端进行取样，进而输出一第二取样结果，及一第一逻辑运算单元依据与该第一取样结果及该第二取样结果相关联的信息用以产生一第三取样结果；

一第三取样电路，适于对该第三取样结果进行取样，进而输出一第四取样结果；以及

一第二逻辑运算单元依据与该第四取样结果相关联的信息用以产生一第五取样结果，其中依据该第五取样结果获得在该脉冲宽度调变信号的该脉波周期下所调变的一数值。

6.如权利要求5所述的接收器，其特征在于，其中该第一逻辑运算单元依据与该第一取样结果及该第二取样结果相关联的信息执行一与逻辑运算而产生该第三取样结果，且该第二逻辑运算单元依据与该第四取样结果相关联的信息执行一或逻辑运算而产生该第五取样结果。

7.如权利要求5所述的接收器，其特征在于，其中该第一逻辑运算单元依据与该第一取样结果及该第二取样结果相关联的信息执行一或逻辑运算而产生该第三取样结果，且该第二逻辑运算单元依据与该第四取样结果相关联的信息执行一与逻辑运算而产生该第五取样结果。

8.如权利要求1所述的接收器，其特征在于，更包括：

一第三延迟元件，具有一第一输入端；

一第四延迟元件，具有一第一输出端；

一第一切换器，适于在该第二时间间隔内断开该第三延迟元件的该第一输入端与所述第一延迟元件其中之一的一第二输出端之间的连结；

一第二切换器，适于在该第二时间间隔内断开该第四延迟元件的该第一输出端与所述第二延迟元件其中之一的一第二输入端之间的连结；以及

一第三切换器，适于在该第二时间间隔内耦接所述第一延迟元件其中之一的该第二输出端至所述第二延迟元件其中之一的该第二输入端，使该第一信号从该第二输出端传送至该第二输入端。

9.一种解调变一脉冲宽度调变信号的方法，其特征在于，包括下列步骤：

在该脉冲宽度调变信号的一第一逻辑电平改变至该脉冲宽度调变信号一第二逻辑电平改变的一第一时间间隔内于一第一信号传递路径传送一第一信号；在该第一时间间隔内于该第一信号传递路径传送该第一信号后，在该脉冲宽度调变信号的该第二逻辑电平改变至该脉冲宽度调变信号一第三逻辑电平改变的一第二时间间隔内于一第二信号传递路径传送该第一信号，其中位在该第一逻辑电平改变至该第三逻辑电平改变之间的一时间间隔为该脉冲宽度调变信号的一脉波周期，其中该第二逻辑电平改变位在该第一逻辑电平改变至该第三逻辑电平改变之间，其中于该第二信号传递路径传送该第一信号时包括改变在该第二信号传递路径的一逻辑电平；

侦测在该第一信号传递路径的一逻辑电平，进而输出一第一取样结果；

侦测在该第二信号传递路径的一逻辑电平，进而输出一第二取样结果；

依据与该第一取样结果及该第二取样结果相关联的信息执行一第一逻辑运算而产生一第二信号；

侦测该第二信号的一逻辑准位，进而输出一第三取样结果；

依据与该第三取样结果相关联的信息执行一第二逻辑运算而产生一第三信号；以及

侦测该第三信号的一逻辑电平以获得在该脉冲宽度调变信号的该脉波周期下所调变的一数值。

10.如权利要求9所述的方法，其特征在于，该第一信号包括在该第一时间间隔及该第二时间间隔内一固定逻辑电平的一信号。

11.如权利要求9所述的方法，其特征在于，在该第二时间间隔内在该第二信号传递路径传送该第一信号后，更包括侦测在该第二信号传递路径的一逻辑电平，进而输出在该脉冲宽度调变信号的该脉波周期所调变的数据值。

12.如权利要求9所述的方法，其特征在于，在该第一信号传递路径传送该第一信号包括在一时间间隔内多次延迟，其中在该第二信号传递路径传送该第一信号包括在该时间间隔内多次延迟。

13.如权利要求9所述的方法，其特征在于，该第一逻辑运算包括一与逻辑运算，以及该第二逻辑运算包括一或逻辑运算。

14.如权利要求9所述的方法，其中该第一逻辑运算包括一或逻辑运算，以及该第二逻辑运算包括一与逻辑运算。