CN104423298B - 一种配电控制器 - Google Patents

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Abstract

本发明提供一种配电控制器，包括：串行指令接收电路，接收来自总线的差分信号，输出第一信号；接收来自串行指令解码电路的第二信号和第三信号，输出差分信号；遥控驱动电路，接收串行指令解码电路输出的供电通断信号，输出OC指令，控制供电开关的闭合和断开；所述遥控驱动电路，接收串行指令解码电路输出的单体均衡控制信号，输出电平指令，控制蓄电池组单体均衡控制电路的闭合和断开；模拟量选通采集电路，接收串行指令解码电路输出的模拟量选通采集信号，通过多路选择器选通相应的模拟量采集通道，模拟量经A/D转换后向串行指令解码电路输出第四信号。本发明优化了指令传输路径，减小了设备的重量，降低了低频电缆网的复杂度。

Description

一种配电控制器
技术领域
本发明属于卫星供配电领域，尤其涉及一种适用于卫星的新型配电控制器。
背景技术
卫星配电控制器是指根据卫星的任务要求，接收星务计算机发送的数据指令，完成对卫星的电源管理和功率配送的控制系统。
通常情况下，卫星配备有配电器和电源下位机两个用于配电系统管理的设备。配电器接收外来指令控制供电开关的闭合和断开，从而实现对载荷的功率配送控制，电源下位机完成对配电器的管理及对蓄电池组的均衡控制。其中，由于卫星在环境复杂的外太空工作，受到各种辐射影响，为保障卫星能够更好的工作并达到最佳的性能指标，卫星各设备之间涉及到的指令的传输与模拟量的采集都通过专业设计的导线进行连接，这些导线之间的连接关系以及导线本身的质量在卫星系统中通常需要被考虑。
基于发射卫星成本的考虑，以及集成电路技术的发展，卫星越来越趋于小型化。针对小型卫星和微小型卫星的市场需求日益旺盛，由此一方面对卫星各项性能、指标、复杂度提出了更高要求，一方面对卫星的重量、功耗、体积等做出更多限制。
基于上述理由，本发明将卫星配电系统中的配电器与电源下位机进行整合，提出了一种配电控制器，该配电控制器对接收到的串行指令解码，并根据解码后的串行指令输出OC指令、电平指令、多路模拟量的选通采集指令。既能实现载荷的功率配送管理，又能实现对配电器的管理及对蓄电池组的均衡控制。将原卫星中的配电器和电源下位机的功能合二为一，降低了卫星配电系统的重量；同时，经整合之后的配电控制器减少了各部件之间的连接，降低了内部所需的导线，例如低频电缆，的重量和复杂度，对卫星供配电系统的简化具有重要意义。
发明内容
为了克服现有技术中的缺陷，本发明提供一种配电控制器，旨在通过对串行指令进行解码后对载荷进行加断电控制、对电源进行充放电控制和对蓄电池组进行均衡管理，从而解决了设备重、体积大、低频电缆网复杂，不利于在卫星系统，尤其是小卫星、微小卫星系统中应用的问题。
为实现以上技术目的，本发明的技术方案是：
一种配电控制器，所述电路包括串行指令接收电路、串行指令解码电路、遥控驱动电路和模拟量选通采集电路，
其中，所述串行指令接收电路，接收来自总线的差分信号，输出第一信号；接收来自所述串行指令解码电路的第二信号和第三信号，输出到外部设备的串行差分信号；
所述串行指令接收电路输出的所述第一信号经串行指令解码电路解码后输出供电通断信号、单体均衡控制信号或模拟量选通采集信号；
所述遥控驱动电路接收串行指令解码电路输出的供电通断信号，所述供电通断信号经驱动放大后输出OC指令，控制供电开关的闭合和断开；
所述遥控驱动电路接收串行指令解码电路输出的单体均衡控制信号，所述单体均衡控制信号经驱动放大后输出电平指令，控制蓄电池组单体均衡控制电路的闭合和断开；
所述模拟量选通采集电路接收串行指令解码电路输出的模拟量选通采集信号，所述模拟量选通采集信号经信号放大后，选通多路选择器相应的模拟量采集通道，信号经A/D转换后输出第四信号。
进一步的，所述串行指令接收电路包括差分总线接收器和差分总线驱动器。
所述差分总线接收器的INA+和INA-端并联有平衡电阻，接收经RS422总线传输的差分信号，差分总线接收器的OUTA端输出第一信号，与串行指令解码电路相连。所述差分总线驱动器的INA接收第二信号，与串行指令解码电路相连，OUTA和输出差分信号。所述差分总线驱动器的A/BCNTL端接收第三信号，与串行指令解码电路（2）电性相连。
进一步的，所述串行指令解码电路包含FPGA（D4）、FPGA配置电路（6）、RAM存储器（D8）和晶振电路（5）。
所述RAM存储器（D8）的地址输入端A0～A15与FPGA（D4）的I/O端电性相连；所述RAM存储器（D8）的数据输入/输出端I/O0～I/O15与FPGA（D4）的I/O端电性相连；所述RAM存储器（D8）的数据输入/输出端I/O0～I/O15与模拟量选通采集电路（4）电性相连，接收模拟量选通采集电路的第四信号；所述RAM存储器（D8）的使能端与FPGA（D4）的I/O端电性相连；所述FPGA（D4）的第59、144和155I/O管脚与所述串行指令接收电路电性相连；所述FPGA的第79I/O管脚与遥控驱动电路（3）电性相连；所述FPGA配置电路（6）与FPGA（D4）电性连接；所述晶振电路通过限流电阻R66和R67与FPGA（D4）电性连接。
进一步的，所述晶振电路（5）的晶振G1的Vcc端同时连接第一上拉电阻（R64）和第二上拉电阻（R65）的一端，第一上拉电阻（R64）和第二上拉电阻（R65）的另一端连接至+5V电源；第一滤波电容（C15）与晶振（G1）的GND端短接在一起，然后接地DGND，第二滤波电容（C16）的一端与第一滤波电容（C15）串联，第二滤波电容（C16）的另一段连接到晶振G1的Vcc端；所述晶振电路的晶振（G1）的CLK端同时与第一限流电阻（R66）、第二限流电阻（R67）连接，所述第一限流电阻（R66）和所述第二限流电阻（R67）与FPGA的CLK端电性连接，晶振为FPGA提供工作时钟频率。
进一步的，所述FPGA配置电路（6）配置芯片（D3）的VCCSEL和VPPSEL端连接至DGND，第三滤波电容（C19）的一端连接至DGND，另一端与第四滤波电容（C20）串联；所述配置芯片（D3）的VPP端和VCC端通过第三上拉电阻（R69）和第四上拉电阻（R70）连接至+5V电源，第三上拉电阻（R69）和第四上拉电阻（R70）并联；VPP端与第四滤波电容（C20）连接，VPP端通过第三限流电阻（R62）与配置芯片（D3）的OE端连接，VPP端通过第四限流电阻（R61）与配置芯片（D3）的nCS端连接，VPP端通过第五限流电阻（R59）与配置芯片（D3）的nINIT-CONF端连接，配置芯片(D3)的OE端、nCS端、nINIT-CONF端、DATA端和DCLK分别与FPGA电性相连。
所述遥控驱动电路包括OC指令输出驱动电路和电平指令输出驱动电路。
进一步的，所述OC指令输出驱动电路隔离二极管V7的阴极与FPGA（D4）的I/O端电性相连，接收控制信号，电阻R94、电阻R95分别与隔离二极管V7的阳极电性相连，电阻R94与三极管V10的基极连接，电阻R95与三极管V11的基极连接，V10的集电极与V11的集电极连接，输出OC指令，控制供电开关的闭合与断开。所述电平指令输出驱动电路结构与所述OC指令输出驱动电路相同，不再赘述。
所述模拟量选通采集电路包含多路选择器、放大器和A/D转换器。
进一步的，所述多路选择器（U1）的S1～S16端通过电阻与要采集的模拟量连接，共可实现16路模拟量的选通采集；所述多路选择器的使能端EN通过上拉电阻R43与+5V电源连接；所述多路选择器的A0～A3与串行指令解码电路（2）电性相连，完成模拟量的采集通道选择；所述多路选择器（U1）的OUTA通过限流电阻R42与放大器（D2）的+IN端连接。
进一步的，所述放大器的OUTPUT端通过第七限流电阻（R170）、第八限流电阻（R176）和第九限流电阻（R177）与A/D转换器（D7）的Vin1端和Vin2端连接；其中，第八限流电阻（R176）和九限流电阻（R177）并联后再与第七限流电阻（R170）串联，第七限流电阻（R170）的一端同时连接Vin1端和Vin2端，所述放大器的RG端之间通过R60连接；所述放大器的-IN端和REF端与地连接；所述放大器的-Vs端通过第十限流电阻（R57）和第十一限流电阻（R58）与-12V连接，第十限流电阻（R57）和第十一限流电阻（R58）并联；放大器的-Vs端通过第五滤波电容（C13）和第六滤波电容（C14）与地连接，第五滤波电容（C13）和第六滤波电容（C14）串联；所述放大器的+Vs端通过第十二限流电阻（R63）和第十三限流电阻（R68）与+12V电源连接，第十二限流电阻（R63）和第十三限流电阻（R68）并联；放大器的+Vs端与第七滤波电容（C17）连接，第七滤波电容（C17）与第八滤波电容（C18）串联在一起，第八滤波电容（C18）与地连接。
进一步的，所述A/D转换器（D7）的DB0～DB11与串行指令解码电路中RAM存储器（D8）的I/O0～I/O11连接，所述A/D转换器的端通过第十四限流电阻（R154）连接至+5V电源，所述A/D转换器的MODE端通过第十五限流电阻（R155）连接至+5V电源；所述A/D转换器的和端与串行指令解码电路电性连，从而完成模拟量的选通采集。
在本发明中，所述串行指令接收电路完成串行指令的接收和发送，接收RS422总线的差分信号输出第一信号，接收串行指令解码电路发送的第二信号和第三信号，输出串行差分信号，所述串行指令接收电路差分总线接收器OUTA输出的第一信号与串行指令解码电路的I/O端相连；所述串行指令接收电路的差分总线驱动器INA端接收串行指令解码电路I/O端输出的第二信号；所述串行指令接收电路差分总线驱动器与串行指令解码电路连接，接收第三信号。
本发明中，所述串行指令接收电路输出的第一信号经串行指令解码电路解码后输出供电通断信号、单体均衡控制信号或模拟量选通采集信号。所述遥控驱动电路接收串行指令解码电路输出的供电通断信号，经驱动放大后输出OC指令，完成供电开关的闭合和断开。所述遥控驱动电路接收串行指令解码电路输出的单体均衡控制信号，经驱动放大后输出电平指令，完成蓄电池组单体均衡控制电路的闭合和断开。所述模拟量选通采集电路接收串行指令解码电路输出的模拟量选通采集信号，选通多路选择器相应的模拟量采集通道，模拟量经A/D转换后向串行指令解码电路输出第四信号。
本发明可实现对串行指令的接收和解码，输出100路OC指令和14路电平指令，打通相应通道的多路选择器，对载荷进行加断电控制，对蓄电池组进行均衡管理，对多路模拟量的选通采集，减轻了系统的重量和体积，降低了低频电缆网的复杂度。
附图说明
图1是本发明一种配电控制器结构示意图；
图2是图1所示一种配电控制器中串行指令接收电路的结构示意图；
图3是图1所示一种配电控制器中串行指令解码电路的结构示意图；
图4是图1所示一种配电控制器中遥控驱动电路的结构示意图；
图5是图1所示一种配电控制器中模拟量选通采集电路的结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
如图1所示，本发明实施例所述一种配电控制器，所述配电控制器包括串行指令接收电路1、串行指令解码电路2、遥控驱动电路3和模拟量选通采集电路4。其中，所述串行指令接收电路1电性连接到所述接收串行指令解码电路2，实现串行指令的接收与发送。其主要功能包括接收来自RS422总线的差分信号，并基于该差分信号输出第一信号到接收串行指令解码电路2；接收来自接收串行指令解码电路2的第二信号和第三信号，并基于所述第二信号和第三信号产生输出到外部设备的串行差分信号。
所述串行指令接收电路1输出的第一信号，经串行指令解码电路2解码后，可输出供电通断信号、单体均衡控制信号或模拟量选通采集信号。所述遥控驱动电路3电性连接所述串行指令解码电路2，接收串行指令解码电路2输出的供电通断信号，所述供电通断信号经驱动放大后输出OC指令（所述OC指令为集电极开路门指令），控制供电开关的闭合和断开。以及，所述遥控驱动电路3接收串行指令解码电路2输出的单体均衡控制信号，所述单体均衡控制信号经驱动放大后输出电平指令，控制蓄电池组单体均衡控制电路的闭合和断开。所述模拟量选通采集电路4电性连接所述串行指令解码电路2，接收串行指令解码电路2输出的模拟量选通采集信号，选通多路选择器相应的模拟量采集通道，模拟量经A/D转换后向串行指令解码电路输出第四信号。
对于本发明实施例所述的串行指令接收电路1、串行指令解码电路2、遥控驱动电路3和模拟量选通采集电路4，以及各电路之间的连接关系，下面将分别通过具体电路进行说明，应当理解，下面所举电路仅为示例说明，本领域一般技术人员应当明白，本发明所述具体电路不局限于下述几种方式。
图2为本发明实施例所述串行指令接收电路1的结构示意图，所述串行指令接收电路1主要包括差分总线接收器1D12和差分总线驱动器1D13两个部分。
其中，所述差分总线接收器1D12由INA+端、INA-端接收来自总线的串行指令。并且，所述差分总线接收器1D12的INA-端通过限流电阻1R20与接地电阻1R6连接，所述差分总线接收器1D12的INA+端通过限流电阻1R21与上拉电阻1R7连接，所述上拉电阻1R7与隔离二极管1D22的负极连接，所述隔离二极管1D22的正极连接至供电电源；所述差分总线接收器的INA+端和INA-端并联有平衡电阻1R78，串联在接地电阻1R6与上拉电阻1R7串联之间，所述平衡电阻1R78的两端分别与外部设备输入串行指令的差分信号的两路输入相连接；所述差分总线接收器1D12的端与接地电阻1R76连接；所述差分总线接收器1D12的ENABLE端直接接地；所述差分总线接收器1D12的OUTA端输出第一信号，并与串行指令解码电路2的IO端连接，将所述第一信号发送给串行指令解码电路2。
所述差分总线驱动器1D13的INA端与串行指令解码电路2连接，接收来自所述串行指令解码电路2的第二信号；所述差分总线驱动器1D13的A/BCNTL端连通到所述串行指令解码电路2，接收来自所述串行指令解码电路2的第三信号；所述差分总线驱动器1D13的OUTA端和端分别与限流电阻1R72和限流电阻1R73连接，向外部设备输出差分信号。
图3为本发明实施例所述串行指令解码电路2的结构示意图，所述串行指令解码电路包含FPGA（D4）、FPGA配置电路（6）、RAM存储器和晶振电路（5）。
所述RAM存储器（D8）的地址输入端A0～A15与FPGA（D4）第一组I/O端（第43-58管脚）电性相连；所述RAM存储器（D8）的数据输入/输出端I/O0～I/O15与FPGA（D4）第二组I/O端（第19-34管脚）电性相连；所述RAM存储器（D8）的数据输入/输出端I/O0～I/O15与模拟量选通采集电路（4）电性相连，接收模拟量选通采集电路的第四信号；所述RAM存储器（D8）的使能端 与FPGA（D4）的第三组I/O端（第65、66、67、68、70管脚）电性相连；所述FPGA（D4）的第59、144和155I/O管脚与所述串行指令接收电路电性相连；所述FPGA的第79I/O管脚与遥控驱动电路（3）电性相连；所述FPGA配置电路（6）与FPGA（D4）电性连接；所述晶振电路通过限流电阻R66和R67与FPGA（D4）电性连接，R66、R67并联。需要指出的是，管脚的连接不是唯一的，而是根据本领域技术人员的要求，进行实际配置的。
晶振电路（5）的晶振G1的Vcc端同时连接上拉电阻R64、R65的一端，R64、R65的另一端连接至+5V电源；滤波电容C15与晶振G1的GND端短接在一起，然后接地DGND，滤波电容C16的一端与滤波电容C15串联，滤波电容C16的另一段连接到晶振G1的Vcc端；所述晶振电路的晶振G1的CLK端同时与限流电阻R66、R67连接，所述限流电阻R66和所述限流电阻R67与FPGA的CLK端电性连接，晶振为FPGA提供工作时钟频率。
所述FPGA配置电路（6）配置芯片（D3）的VCCSEL和VPPSEL端连接至DGND，滤波电容C19的一端连接至DGND，另一端与滤波电容C20串联；所述配置芯片（D3）的VPP端和VCC端通过上拉电阻R69和上拉电阻R70连接至+5V电源，上拉电阻R69和上拉电阻R70并联；VPP端与滤波电容C20连接，VPP端通过限流电阻R62与配置芯片（D3）的OE端连接，VPP端通过限流电阻R61与配置芯片（D3）的nCS端连接，VPP端通过限流电阻R59与配置芯片（D3）的nINIT-CONF端连接，配置芯片(D3)的OE端、nCS端、nINIT-CONF端、DATA端和DCLK分别与FPGA电性相连。
图4为本发明实施例所述遥控驱动电路3，所述遥控驱动电路包括OC指令输出驱动电路和电平指令输出驱动电路。
所述OC指令输出驱动电路隔离二极管V7的阴极与FPGA（D4）的I/O端电性相连，接收控制信号，R94、R95分别与V7的阳极电性相连，R94与三极管V10的基极连接，R95与三极管V11的基极连接，V10的集电极与V11的集电极连接，输出OC指令，控制供电开关的闭合与断开。所述电平指令输出驱动电路结构与所述OC指令输出驱动电路相同，不再赘述。
图5为本发明实施例所述模拟量选通采集电路4，包含多路选择器（U1）、放大器（D2）和A/D转换器（D7）。
所述多路选择器（U1）的S1～S16端通过电阻与要采集的模拟量连接，共可实现16路模拟量的选通采集；所述多路选择器的使能端EN通过上拉电阻R43与+5V电源连接；所述多路选择器的A0～A3与串行指令解码电路（2）电性相连，完成模拟量的采集通道选择；所述多路选择器（U1）的OUTA通过限流电阻R42与放大器（D2）的+IN连接。
所述放大器的OUTPUT端通过限流电阻R170、R176和R177与A/D转换器（D7）的Vin1和Vin2连接；其中，R176和R177并联后再与R170串联，R170的一端同时连接Vin1和Vin2，所述放大器的RG端之间通过R60连接；所述放大器的-IN端和REF端与地连接；所述放大器的-Vs端通过限流电阻R57和R58与-12V连接，R57，R58并联；放大器的-Vs端通过滤波电容C13和C14与地连接，C13和C14串联；所述放大器的+Vs端通过限流电阻R63和R68与+12V电源连接，R63、R68并联；放大器的+Vs端与滤波电容C17连接，C17与C18串联在一起，C18与地连接。
所述A/D转换器（D7）的DB0～DB11与串行指令解码电路中RAM存储器（D8）的I/O0～I/O11连接，所述A/D转换器的端通过限流电阻R154连接至+5V电源，所述A/D转换器的MODE端通过限流电阻R155连接至+5V电源；所述A/D转换器的和端电性连接串行指令解码电路，从而完成模拟量的选通采集。
在本发明实施例中，配电控制器可以将串行指令解码后输出OC指令以控制供电开关的闭合和断开，输出电平指令控制蓄电池组均衡电路的闭合和断开，或打开多路选择器对模拟量进行选通采集。本发明所述的一种配电控制器电路简单、可靠，适用于卫星领域，特别是小型卫星和微小型卫星，为卫星提供安全可靠的配电控制。
上述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种配电控制器，适用于卫星的配电控制、蓄电池均衡管理、模拟量采集，其特征在于，包括：
一串行指令接收电路(1)；
一串行指令解码电路(2)；
一遥控驱动电路(3)；
一模拟量选通采集电路(4)；
所述串行指令接收电路(1)，所述串行指令接收电路(1)包括差分总线接收器和差分总线驱动器，所述差分总线接收器的INA+端和INA-端并联有平衡电阻，接收经RS422总线传输的差分信号；差分总线接收器的OUTA端与所述串行指令解码电路(2)电性相连，输出第一信号；
所述差分总线驱动器的INA端与串行指令解码电路(2)电性相连，接收第二信号；所述差分总线驱动器的A/BCNTL端与串行指令解码电路(2)电性连接，接收第三信号；所述差分总线驱动器的OUTA端输出外部设备的串行差分信号；
所述串行指令接收电路(1)输出的所述第一信号经串行指令解码电路(2)解码后输出供电通断信号、单体均衡控制信号或模拟量选通采集信号；
所述遥控驱动电路(3)接收串行指令解码电路(2)输出的供电通断信号，所述供电通断信号经驱动放大后输出OC指令，控制供电开关的闭合和断开；
所述遥控驱动电路(3)接收串行指令解码电路(2)输出的单体均衡控制信号，所述单体均衡控制信号经驱动放大后输出电平指令，控制蓄电池组单体均衡控制电路的闭合和断开；
所述模拟量选通采集电路(4)接收串行指令解码电路(2)输出的模拟量选通采集信号，选通多路选择器相应的模拟量采集通道，所述模拟量经放大后进行A/D转换，向串行指令解码电路(2)输出第四信号。
2.根据权利要求1所述配电控制器，其特征在于，所述串行指令解码电路包含FPGA(D4)、FPGA配置电路(6)、RAM存储器(D8)和晶振电路(5)，所述RAM存储器(D8)的地址输入端(A0～A15)与FPGA(D4)的第一组I/O端(43-58)电性相连；所述RAM存储器(D8)的数据输入/输出端(I/O0～I/O15)与FPGA(D4)的第二组I/O端(19-34)电性相连；所述RAM存储器(D8)的数据输入/输出端(I/O0～I/O15)与模拟量选通采集电路电性相连，接收模拟量选通采集电路的第四信号；所述RAM存储器(D8)的使能端与FPGA(D4)的第三组I/O端(65、66、67、68、70)电性相连；所述FPGA配置电路(6)与FPGA(D4)电性连接；所述晶振电路(5)通过第一限流电阻(R66)和第二限流电阻(R67)与FPGA(D4)电性连接，第一限流电阻(R66)和第二限流电阻(R67)并联。
3.根据权利要求2所述配电控制器，所述晶振电路(5)的晶振G1的Vcc端同时连接第一上拉电阻(R64)和第二上拉电阻(R65)的一端，第一上拉电阻(R64)和第二上拉电阻(R65)的另一端连接至+5V电源；第一滤波电容(C15)与晶振(G1)的GND端短接在一起，然后接地DGND，第二滤波电容(C16)的一端与第一滤波电容(C15)串联，第二滤波电容(C16)的另一段连接到晶振G1的Vcc端；所述晶振电路的晶振(G1)的CLK端同时与第一限流电阻(R66)、第二限流电阻(R67)连接，所述第一限流电阻(R66)和所述第二限流电阻(R67)与FPGA的CLK端电性连接，晶振为FPGA提供工作时钟频率。
4.根据权利要求2所述配电控制器，所述FPGA配置电路(6)配置芯片(D3)的VCCSEL和VPPSEL端连接至DGND，第三滤波电容(C19)的一端连接至DGND，另一端与第四滤波电容(C20)串联；所述配置芯片(D3)的VPP端和VCC端通过第三上拉电阻(R69)和第四上拉电阻(R70)连接至+5V电源，第三上拉电阻(R69)和第四上拉电阻(R70)并联；VPP端与第四滤波电容(C20)连接，VPP端通过第三限流电阻(R62)与配置芯片(D3)的OE端连接，VPP端通过第四限流电阻(R61)与配置芯片(D3)的nCS端连接，VPP端通过第五限流电阻(R59)与配置芯片(D3)的nINIT-CONF端连接，配置芯片(D3)的OE端、nCS端、nINIT-CONF端、DATA端和DCLK分别与FPGA电性相连。
5.根据权利要求1所述配电控制器，其特征在于，所述遥控驱动电路包括OC指令输出驱动电路和电平指令输出驱动电路；其中，OC指令输出驱动电路和电平指令输出驱动电路结构完全相同；
所述遥控驱动电路第一隔离二极管(V7)的阴极与FPGA(D4)的I/O端电性相连，接收供电通断信号，第一电阻(R94)，第二电阻(R95)分别与所述第一隔离二极管(V7)的阳极电性相连，所述第一电阻(R94)与第一三极管(V10)的基极连接，第二电阻(R95)与第二三极管(V11)的基极连接，第一三极管(V10)的集电极与第二三极管(V11)的集电极连接，输出OC指令，控制供电开关的闭合与断开；
所述遥控驱动电路第二隔离二极管的阴极与FPGA(D4)的I/O端电性相连，接收单体均衡控制信号，第三电阻，第四电阻分别与所述第二隔离二极管的阳极电性相连，所述第三电阻与第三三极管的基极连接，第四电阻与第四三极管的基极连接，第三三极管的集电极与第四三极管的集电极连接，输出电平指令，控制蓄电池组单体均衡控制电路的闭合和断开。
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