CN104391813B - 一种嵌入式数据安全系统用soc芯片 - Google Patents
一种嵌入式数据安全系统用soc芯片 Download PDFInfo
- Publication number
- CN104391813B CN104391813B CN201410569274.2A CN201410569274A CN104391813B CN 104391813 B CN104391813 B CN 104391813B CN 201410569274 A CN201410569274 A CN 201410569274A CN 104391813 B CN104391813 B CN 104391813B
- Authority
- CN
- China
- Prior art keywords
- bus
- chip
- data
- slave unit
- main equipment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
- G06F21/82—Protecting input, output or interconnection devices
- G06F21/85—Protecting input, output or interconnection devices interconnection devices, e.g. bus-connected or in-line devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F2213/0038—System on Chip
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computer Security & Cryptography (AREA)
- Software Systems (AREA)
- Storage Device Security (AREA)
Abstract
本发明涉及一种嵌入式数据安全系统用SOC芯片，内部资源极其丰富，使用该芯片实现的嵌入式数据安全系统通过在线调试及上位机通讯模块同上位机相连接，与上位机上的专用软件配合即可完成对任何计算机文件的安全性操作，如数据加密、数据解密等，本发明提供的嵌入式数据安全系统用SOC芯片将采用单芯片的方式设计数据安全系统，形成一个片上系统芯片，用该芯片实现的新型的数据安全系统，将具有体积更小、功耗更低、安全性更高、可靠性更高、系统结构更简单、系统维护更方便等优点。
Description
技术领域
本发明涉及一种SOC芯片，具体地说，涉及一种嵌入式数据安全系统用SOC芯片，属于电子技术领域。
背景技术
SOC即System On Chip的缩写，指的是片上系统芯片，也称作芯片级系统。SOC是属于专用集成电路范畴，其内部包含多种功能部件或模块，具有完整系统的功能，有的还可嵌入软件的功能。SOC技术的应用和发展，有助于电子设备减小体积重量、降低功耗、提高可靠性、降低系统成本。
随着现代社会信息化程度的不断提高，所有信息均可转变成了计算机所能识别的数据。数据可复制和易传输的特性为人们的生活和工作提供了巨大的便利。然而，数据的这种可复制和易传输特性也为信息泄露大开方便之门，给信息的安全性带来了空前的挑战。为了给信息传输提供安全保障，就需要用到数据安全系统。数据安全系统一般由软件和硬件两大部分构成。现有的数据安全系统硬件一般包含处理器芯片（如单片机）、数据存储器芯片、程序存储器芯片、密钥存储器芯片、接口电路芯片、电源电路芯片、时钟芯片、复位芯片等多个分立的部分组成，如图1所示，其中处理器芯片负责整个数据安全系统的任务调度管理等工作，数据存储器芯片为处理器芯片提供程序运行的空间，程序存储器芯片用来存储数据安全系统的程序，密钥存储器芯片用来存储系统密钥，接口电路芯片用来提供数据安全系统与上位机的接口，电源电路芯片为整个数据安全系统提供电源，时钟芯片为数据安全系统提供驱动时钟信号，复位芯片为数据安全系统提供复位信号。
在实现本发明过程中，发明人发现现有技术中至少存在以下问题：现有方式构成的数据安全系统用到多个和多种彼此独立的芯片，这样就会造成数据安全系统的体积大、功耗高、成本高、维修维护复杂、安全算法更新难度大、安全性差。
发明内容
本发明要解决的问题是针对以上不足，提供一种嵌入式数据安全系统用SOC芯片，将现有数据安全系统用到的多个和多种彼此独立的芯片通过SOC技术集成到一个大规模的SOC芯片中，用一颗SOC芯片就可实现现有数据安全系统要多种和多个芯片才能实现的功能，克服了现有技术中数据安全系统存在的体积大、功耗高、成本高、维修维护复杂、安全算法更新难度大、安全性差的缺陷。
为解决上述问题，本发明采用以下技术方案：
一种嵌入式数据安全系统用SOC芯片，该芯片集成如下子模块：RISC处理器、在线调试及上位机通讯模块、总线仲裁器、程序存储器ROM、数据存储器RAM、密钥存储器、随机数发生器、安全算法模块、定时器、中断控制器、UART串行通讯接口、SPI总线控制器、I2C总线控制器、GPIO接口模块、电源转换器、时钟/复位发生器。
所述芯片内部采用总线式结构，利用片内互联总线连接各个片内子模块。
所述片内互联总线遵循WishBone标准，片内互联总线同一时刻只能被一个主设备访问。
所述线仲裁器来控制片内互联总线的访问。RISC处理器和在线调试及上位机通讯模块为片内互联总线上的两个主设备。
片内互联总线上的从设备有：程序存储器ROM、数据存储器RAM、密钥存储器、随机数发生器、安全算法模块、定时器、中断控制器、UART串行通讯接口、SPI总线控制器、I2C总线控制器、GPIO接口模块、电源转换器、时钟/复位发生器。从设备不能主动访问总线，只能被动响应由主设备发起的总线访问。
所述片内总线上连接的所有主设备与片内总线的连接信号类型和数量相同，具体包含：
(1)主设备地址输出信号m_addr_out[31:0]；
(2)主设备数据输入信号m_dada_in[31:0]；
(3)主设备数据输出信号m_data_out[31:0]；
(4)主设备选通输出信号m_sel_out；
(5)主设备写有效输出信号m_wr_out；
(6)主设备读有效输出信号m_rd_out；
(7)主设备应答输入信号m_ack_in。
所述片内总线上连接的所有从设备与片内总线的连接信号类型和数量相同，具体包含：
(1)从设备地址输入信号s_addr_in[31:0]；
(2) 从设备数据输入信号s_dada_in[31:0]；
(3)从设备数据输出信号s_data_out[31:0]；
(4)从设备选通输入信号s_sel_in；
(5) 从设备写有效输入信号s_wr_in；
(6)从设备读有效输入信号s_rd_in；
从设备应答输出信号s_ack_out。
所述主设备要对某一个从设备进行写数操作，其过程如下：
第一步，主设备通过m_sel_out信号向片内总线输出选通信息、通过m_wr_out向片内总线输出写有效信息、通过m_addr_out[31:0]信号向片内总线输出目标地址信息、通过m_data_out[31:0]向片内总线输出待写入数据信息。片内总线上所有从设备都可以通过s_addr_in[31:0]信号接收到主设备的地址信息、通过s_dada_in[31:0]信号接收到主设备的数据信息。
第二步，总线仲裁器根据主设备输送到片内总线的地址信息进行译码并选中访问目标（译码规则参见表1），并只将目标从设备的s_sel_in和s_wr_in信号置成有效状态，其它从设备的s_sel_in和s_wr_in信号保持无效状态。
第三步，当目标从设备检测到自身的s_sel_in和s_wr_in信号有效时，就会从自身的s_addr_in[31:0]信号上获取目标地址，并将目标数据通过自身s_dada_out[31:0]信号传送到片内总线，并通过自身的s_ack_out向片内总线发出操作应答信息。
第四步，总线仲裁器将目标从设备的操作应答信息通过片内总线传递到发起写操作的主设备的m_ack_in信号。主设备在收到此应答信息后，即确认整个写数操作结束。
所述主设备要对某一个从设备进行读数操作，其过程如下：
第一步，主设备通过m_sel_out信号向片内总线输出选通信息、通过m_rd_out向片内总线输出写有效信息、通过m_addr_out[31:0]信号向片内总线输出目标地址信息。片内总线上所有从设备都可以通过s_addr_in[31:0]信号接收到主设备的地址信息。
第二步，总线仲裁器根据主设备输送到片内总线的地址信息进行译码并选中访问目标（译码规则参见表1），并只将目标从设备的s_sel_in和s_rd_in信号置成有效状态，其它从设备的s_sel_in和s_rd_in信号保持无效状态；
第三步，当目标从设备检测到自身的s_sel_in和s_rd_in信号有效时，就会从自身的s_addr_in[31:0]信号上获取目标地址，并将自身s_dada_in[31:0]信号上的数据写入自身的目标区域，然后，通过自身的s_ack_out向片内总线发出操作应答信息；
第四步，总线仲裁器将目标从设备的操作应答信息通过片内总线传递到发起写操作的主设备的m_ack_in信号。主设备在收到此应答信息后，就立即通过自身的m_dada_in[31:0]信号从片内总线获取要读取的数据，然后确认整个读数操作结束。
所述芯片中集成总线仲裁器，总线仲裁器根据主设备访问请求的先后顺序来裁决下一时刻片内互联总线给哪一个主设备使用.
所述总线仲裁器根据主设备的最高7位地址信号来译码决定被访问的目标从设备。
本发明嵌入式数据安全系统用SOC芯片，其具有如下优点：
(1)实现过程简单：单SOC芯片即可实现嵌入式数据安全系统，设计实现过程将大幅度简化，开发进度加快，产品面世周期变短；
(2)体积小：单SOC芯片即可实现嵌入式数据安全系统，系统体积将显著变小；
(3)功耗低：单SOC芯片即可实现嵌入式数据安全系统，系统整体功耗将显著降低；
(4)安全性高：加解密算法、密钥、应用程序等均集成在SOC芯片内部，切断了泄密的通道，提高了系统的安全性；
(5)可靠性高：单SOC芯片即可实现嵌入式数据安全系统，降低了因零部件多而带来的可靠性降低的可能性，相应的也就提供了系统的可靠性；
(6)系统结构简单：单SOC芯片即可实现嵌入式数据安全系统，系统结果自然简单得多；
(7)维修维护方便：单SOC芯片即可实现嵌入式数据安全系统，自然可以提供系统的可维护维修性，降低了系统的维修和维护难度。
该SOC芯片主要用于嵌入式数据安全系统，是嵌入式数据安全系统硬件部分的核心，其承担着系统管理、算法运算、外设控制等任务。
本发明嵌入式数据安全系统用SOC芯片内部资源极其丰富，若采用该芯片来设计嵌入式数据安全系统，其实现过程将极其简单。硬件方面只需额外再搭配电源、接口驱动芯片、晶体振荡器等少量外围电路即可构成完整的数据安全系统硬件平台。软件方面只需用户开发相应的底层软件和上位机软件即可。使用该芯片实现的嵌入式数据安全系统通过在线调试及上位机通讯模块同上位机（如PC机）相连接，与上位机上的专用软件配合即可完成对任何计算机文件的安全性操作，如数据加密、数据解密等。本专利提供的嵌入式数据安全系统用SOC芯片将改变传统数据安全系统的硬件系统由多个芯片及模块组成的结构方式，将采用单芯片的方式设计数据安全系统。本专利将SOC技术应用于数据安全系统，所设计的数据安全系统用SOC技术将各相关功能模块集成在一个单芯片内，形成一个片上系统芯片。用该芯片实现的新型的数据安全系统，将具有体积更小、功耗更低、安全性更高、可靠性更高、系统结构更简单、系统维护更方便等优点。
下面结合附图和实施例对本发明进行详细说明。
附图说明
附图1是现有数据安全系统的典型硬件结构图；
附图2是采用本发明提供的专用SOC芯片的嵌入式数据安全系统的典型硬件结构图；
附图3是本发明实施例中SOC芯片的结构框图；
附图4是本发明实施例中SOC芯片的片内总线主设备与片内总线的连接示意及信号图；
附图5是本发明实施例中SOC芯片的片内总线从设备与片内总线的连接示意及信号图；
附图6是本发明实施例中SOC芯片的处理器结构图；
附图7是本发明实施例中SOC芯片在线调试及上位机通讯模块结构图；
附图8 是本发明实施例中SOC芯片的程序存储器ROM结构图；
附图9 是本发明实施例中SOC芯片的数据存储器RAM结构图；
附图10 是本发明实施例中SOC芯片的随机数发生器结构图；
附图11 是本发明实施例中SOC芯片的安全算法模块结构图；
附图12 是本发明实施例中SOC芯片的密钥存储器结构图；
附图13 是本发明实施例中SOC芯片的中断控制器结构图；
附图14 是本发明实施例中SOC芯片的电源转换器结构图。
具体实施方式
实施例，如图2和图3所示，清楚地表述了本芯片的内部架构、功能模块种类数量以及各模块连接关系。
一种嵌入式数据安全系统用SOC芯片，该芯片集成如下子模块：RISC处理器、在线调试及上位机通讯模块、总线仲裁器、程序存储器ROM、数据存储器RAM、密钥存储器、随机数发生器、安全算法模块、定时器、中断控制器、UART串行通讯接口、SPI总线控制器、I2C总线控制器、GPIO接口模块、电源转换器、时钟/复位发生器。
如图3所示，本发明实施例中嵌入式数据安全系统用SOC芯片内部采用总线式结构，利用片内互联总线连接各个片内子模块。
本专利选用的片内互联总线遵循WishBone标准，片内互联总线同一时刻只能被一个主设备访问。
本专利设计了总线仲裁器来控制片内互联总线的访问。RISC处理器和在线调试及上位机通讯模块为片内互联总线上的两个主设备。
片内互联总线上的从设备有：程序存储器ROM、数据存储器RAM、密钥存储器、随机数发生器、安全算法模块、定时器、中断控制器、UART串行通讯接口、SPI总线控制器、I2C总线控制器、GPIO接口模块、电源转换器、时钟/复位发生器。从设备不能主动访问总线，只能被动响应由主设备发起的总线访问。
如图4所示，本发明实施例中嵌入式数据安全系统用SOC芯片的片内总线上连接的所有主设备与片内总线的连接信号类型和数量相同，具体包含：
(8)主设备地址输出信号m_addr_out[31:0]；
(9)主设备数据输入信号m_dada_in[31:0]；
(10)主设备数据输出信号m_data_out[31:0]；
(11)主设备选通输出信号m_sel_out；
(12)主设备写有效输出信号m_wr_out；
(13)主设备读有效输出信号m_rd_out；
(14)主设备应答输入信号m_ack_in。
主设备利用m_addr_out[31:0]信号从将地址信息传递给片内总线，利用m_data_in[31:0]信号从片内总线获取数据，利用m_data_out[31:0]信号将自身数据送到片内总线，利用m_sel_out信号将选通命令传送给片内总线，利用m_wr_out信号将写操作命令传送给片内总线，利用m_rd_out信号将读操作命令传送给片内总线，利用m_ack_in信号从片内总线获取应答信号。
如图5所示，本发明实施例中嵌入式数据安全系统用SOC芯片的片内总线上连接的所有从设备与片内总线的连接信号类型和数量相同，具体包含：
(7)从设备地址输入信号s_addr_in[31:0]；
(8)从设备数据输入信号s_dada_in[31:0]；
(9)从设备数据输出信号s_data_out[31:0]；
(10)从设备选通输入信号s_sel_in；
(11)从设备写有效输入信号s_wr_in；
(12)从设备读有效输入信号s_rd_in；
(13)从设备应答输出信号s_ack_out。
从设备利用s_addr_in[31:0]信号从片内总线获取地址信息，利用s_data_in[31:0]信号从片内总线获取数据，利用s_data_out[31:0]信号将自身数据送到片内总线，利用s_sel_in信号从片内总线获取选通命令，利用m_wr_in信号从片内总线获取写操作命令，利用s_rd_in信号从片内总线获取读操作命令，利用s_ack_in信号将应答信号传递给片内总线。
主设备要对某一个从设备进行写数操作，其过程如下：
第一步，主设备通过m_sel_out信号向片内总线输出选通信息、通过m_wr_out向片内总线输出写有效信息、通过m_addr_out[31:0]信号向片内总线输出目标地址信息、通过m_data_out[31:0]向片内总线输出待写入数据信息。片内总线上所有从设备都可以通过s_addr_in[31:0]信号接收到主设备的地址信息、通过s_dada_in[31:0]信号接收到主设备的数据信息。
第二步，总线仲裁器根据主设备输送到片内总线的地址信息进行译码并选中访问目标（译码规则参见表1），并只将目标从设备的s_sel_in和s_wr_in信号置成有效状态，其它从设备的s_sel_in和s_wr_in信号保持无效状态。
第三步，当目标从设备检测到自身的s_sel_in和s_wr_in信号有效时，就会从自身的s_addr_in[31:0]信号上获取目标地址，并将目标数据通过自身s_dada_out[31:0]信号传送到片内总线，并通过自身的s_ack_out向片内总线发出操作应答信息。
第四步，总线仲裁器将目标从设备的操作应答信息通过片内总线传递到发起写操作的主设备的m_ack_in信号。主设备在收到此应答信息后，即确认整个写数操作结束。
主设备要对某一个从设备进行读数操作，其过程如下：
第一步，主设备通过m_sel_out信号向片内总线输出选通信息、通过m_rd_out向片内总线输出写有效信息、通过m_addr_out[31:0]信号向片内总线输出目标地址信息。片内总线上所有从设备都可以通过s_addr_in[31:0]信号接收到主设备的地址信息。
第二步，总线仲裁器根据主设备输送到片内总线的地址信息进行译码并选中访问目标（译码规则参见表1），并只将目标从设备的s_sel_in和s_rd_in信号置成有效状态，其它从设备的s_sel_in和s_rd_in信号保持无效状态；
第三步，当目标从设备检测到自身的s_sel_in和s_rd_in信号有效时，就会从自身的s_addr_in[31:0]信号上获取目标地址，并将自身s_dada_in[31:0]信号上的数据写入自身的目标区域，然后，通过自身的s_ack_out向片内总线发出操作应答信息；
第四步，总线仲裁器将目标从设备的操作应答信息通过片内总线传递到发起写操作的主设备的m_ack_in信号。主设备在收到此应答信息后，就立即通过自身的m_dada_in[31:0]信号从片内总线获取要读取的数据，然后确认整个读数操作结束。
如图3所示，本发明实施例中嵌入式数据安全系统用SOC芯片中集成总线仲裁器，总线仲裁器根据主设备访问请求的先后顺序来裁决下一时刻片内互联总线给哪一个主设备使用。总线仲裁器根据主设备的最高7位地址信号（即m_addr_out[31:25]）来译码决定被访问的目标从设备，译码规则如表1所示。
表1 总线仲裁器地址译码表
[1]：x表示既可以是1，也可以是0。
如图6所示，本发明实施例中嵌入式数据安全系统用SOC芯片内部集成处理器，处理器是整个SOC芯片的核心，其包括整型处理单元、数据缓存、指令缓存以及主设备总线接口四个组成部分。采用哈佛体系结构，配置有彼此独立数据缓存和指令缓存。整型处理单元通过数据通道同数据缓存连接，通过指令通道同指令缓存连接。这种结构可以使得处理器的数据通道与指令通道彼此分离，避免总线竞争，有助于提高数据和指令的访问效率，进而提高处理器的运算处理能力。
整型处理单元采用OpenRisc标准，OpenRisc是一种精简指令集处理器，缩写为RISC，其由OpenCores组织提供，是一种基于GPL协议的开放式的指令集，可以节省高额的授权费用，进而降低产品的成本。
如图4所示，本发明实施例中嵌入式数据安全系统用SOC芯片的RISC处理器是片内总线上的一个主设备，其采用主设备总线接口同片内总线相连，主设备总线接口信号的类型以及数量与其它主设备的主设备总线接口信号相同，
具体包括主设备地址信号输出m_addr_out[31:0]、主设备数据输入信号m_dada_in[31:0]、主设备数据信号输出m_data_out[31:0]、主设备选通输出信号m_sel_out、主设备写有效输出信号m_wr_out、主设备读有效输出信号m_rd_out、主设备应答输入信号m_ack_in。处理器利用m_addr_out[31:0]信号从将地址信息传递给片内总线，利用m_data_in[31:0]信号从片内总线获取数据，利用m_data_out[31:0]信号将自身数据送到片内总线，利用m_sel_out信号将选通命令传送给片内总线，利用m_wr_out信号将写操作命令传送给片内总线，利用m_rd_out信号将读操作命令传送给片内总线，利用m_ack_in信号从片内总线获取应答信号。
如图7所示，本发明实施例中嵌入式数据安全系统用SOC芯片内部集成在线调试及上位机通讯模块。该模块内部嵌入USB从设备接口，SOC芯片利用该模块通过USB从设备接口同上位机相连，实现通讯。在线调试及上位机通讯模块有两种工作模式：在线调试模式、上位机通讯模式。在线调试模式下，上位机可以通过USB从设备接口访问SOC芯片内部资源，如寄存器、程序存储器ROM、数据存储器RAM等，也可以调试用户程序和烧写片内程序存储器ROM。在上位机通讯模式下，在相应底层软件和上层软件的配合下，可以实现SOC芯片与上位机的数据交互,如传递加密和解密数据、更新密钥等。本发明实施例设计了一个芯片的外部引脚信号DEBUG_MODE，通过该引脚的电平设置可以实现对在线调试及上位机通讯模块工作模式的选择。如图7所示，当DEBUG_MODE为高电平时，在线调试及上位机通讯模块处于在线调试模式；当DEBUG_MODE为低电平时，在线调试及上位机通讯模块处于上位机通讯模式。
本发明实施例的在线调试及上位机通讯模块是片内总线上的一个主设备，其采用主设备总线接口同片内总线相连，主设备总线接口信号的类型以及数量与其它主设备的主设备总线接口信号相同，具体包括主设备地址信号输出m_addr_out[31:0]、主设备数据输入信号m_dada_in[31:0]、主设备数据信号输出m_data_out[31:0]、主设备选通输出信号m_sel_out、主设备写有效输出信号m_wr_out、主设备读有效输出信号m_rd_out、主设备应答输入信号m_ack_in。在线调试及上位机通讯模块利用m_addr_out[31:0]信号从将地址信息传递给片内总线，利用m_data_in[31:0]信号从片内总线获取数据，利用m_data_out[31:0]信号将自身数据送到片内总线，利用m_sel_out信号将选通命令传送给片内总线，利用m_wr_out信号将写操作命令传送给片内总线，利用m_rd_out信号将读操作命令传送给片内总线，利用m_ack_in信号从片内总线获取应答信号。
本发明实施例中嵌入式数据安全系统用SOC芯片内部集成程序存储器ROM。如图8所示，程序存储器ROM内部包括一块容量为2048K字节的NOR FLASH存储器和从设备总线接口。其中NOR FLASH存储器用于存储用户开发的底层应用程序，从设备总线接口用于将程序存储器ROM同片内总线相连以实现数据和命令的交换。
程序存储器ROM为片内总线的一个从设备，其通过从设备总线接口与片内总线相连接。从设备总线接口的接口信号包括从设备地址输入信号s_addr_in[31:0]、从设备数据输入信号s_dada_in[31:0]、从设备数据输出信号s_data_out[31:0]、从设备选通输入信号s_sel_in、从设备写有效输入信号s_wr_in、从设备读有效输入信号s_rd_in、从设备应答输出信号s_ack_out。程序存储器ROM利用s_addr_in[31:0]信号从片内总线获取地址信息，利用s_data_in[31:0]信号从片内总线获取数据，利用s_data_out[31:0]信号将自身数据送到片内总线，利用s_sel_in信号从片内总线获取选通命令，利用s_wr_in信号从片内总线获取写操作命令，利用s_rd_in信号从片内总线获取读操作命令，利用s_ack_in信号将应答信号传递给片内总线。
本发明实施例中嵌入式数据安全系统用SOC芯片内部集成数据存储器RAM。如图9所示，数据存储器RAM内部包括一块容量为4096K字节的同步RAM存储器和从设备总线接口。其中同步RAM存储器用于运行用户开发的底层应用程序，从设备总线接口用于将数据存储器RAM同片内总线相连以实现数据和命令的交换。
数据存储器RAM为片内总线的一个从设备，其通过从设备总线接口与片内总线相连接。从设备总线接口的接口信号包括从设备地址输入信号s_addr_in[31:0]、从设备数据输入信号s_dada_in[31:0]、从设备数据输出信号s_data_out[31:0]、从设备选通输入信号s_sel_in、从设备写有效输入信号s_wr_in、从设备读有效输入信号s_rd_in、从设备应答输出信号s_ack_out。数据存储器RAM利用s_addr_in[31:0]信号从片内总线获取地址信息，利用s_data_in[31:0]信号从片内总线获取数据，利用s_data_out[31:0]信号将自身数据送到片内总线，利用s_sel_in信号从片内总线获取选通命令，利用s_wr_in信号从片内总线获取写操作命令，利用s_rd_in信号从片内总线获取读操作命令，利用s_ack_in信号将应答信号传递给片内总线。
本发明实施例中嵌入式数据安全系统用SOC芯片内部集成随机数发生器，其产生的随机数用于参与安全算法运算。如图10所示，随机数发生器内部包括随机数发生函数SJS_GEN、随机数长度寄存器SJS_LEN_REG、随机数缓存SJS_BUF、从设备总线接口。其中随机数发生函数SJS_GEN用来产生随机数，随机数长度寄存器SJS_LEN_REG用来设定所产生的随机数的长度，随机数缓存SJS_BUF用来存储随机数，从设备总线接口用于将随机数发生器同片内总线相连以实现数据和命令的交换，随机数发生器产生的随机数的长度位于1～1024比特之间，且可以通过用户软件进行设置。本发明实施例中设计一个11比特的随机数长度寄存器SJS_LEN_REG来设置随机数的长度，产生的随机数存储在一个1024×32比特的随机数缓存SJS_BUF中，随机数缓存SJS_BUF最多可以存储32组随机数，RISC处理器可以通过片内总线访问随机数长度寄存器SJS_LEN_REG和随机数缓存SJS_BUF。
随机数发生器为片内总线的一个从设备，其通过从设备总线接口与片内总线相连接。从设备总线接口的接口信号包括从设备地址输入信号s_addr_in[31:0]、从设备数据输入信号s_dada_in[31:0]、从设备数据输出信号s_data_out[31:0]、从设备选通输入信号s_sel_in、从设备写有效输入信号s_wr_in、从设备读有效输入信号s_rd_in、从设备应答输出信号s_ack_out。随机数发生器利用s_addr_in[31:0]信号从片内总线获取地址信息，利用s_data_in[31:0]信号从片内总线获取数据，利用s_data_out[31:0]信号将自身数据送到片内总线，利用s_sel_in信号从片内总线获取选通命令，利用s_wr_in信号从片内总线获取写操作命令，利用s_rd_in信号从片内总线获取读操作命令，利用s_ack_in信号将应答信号传递给片内总线。
本发明实施例中嵌入式数据安全系统用SOC芯片内部集成安全算法模块，该模块主要用于进行安全算法运算，如加密、解密等。如图11所示，安全算法模块包含待运算数据缓存BUF_IN、运算结果数据缓存BUF_OUT、数据安全算法矩阵、算法选择寄存器SF_SEL、从设备总线接口。其中待运算数据缓存BUF_IN用于存放等待计算的数据，运算结果数据缓存BUF_OUT用于存放计算后的结果，数据安全算法矩阵存放了8套安全算法，算法选择寄存器SF_SEL用于选择当前由哪一套算法参与运算，从设备总线接口用于将随机数发生器同片内总线相连以实现数据和命令的交换。待运算的数据由上位机通过USB接口经在线调试及上位机通讯模块，再经片内总线写入待运算数据缓存BUF_IN，安全算法模块从待运算缓存中取数经运算后，将结果写入运算结果数据缓存BUF_OUT。待运算数据缓存BUF_IN和运算结果数据缓存BUF_OUT的容量均为1024×32比特，处理器可以通过片内总线从运算结果数据缓存BUF_OUT中读取运算结果。安全算法模块中的数据安全算法矩阵中内嵌8套数据安全算法，具体使用哪一套算法进行运算，则由算法选择寄存器SF_SEL的状态来决定，当SF_SEL=“000”时，数据安全算法0有效；当SF_SEL=“001”时，数据安全算法1有效；当SF_SEL=“010”时，数据安全算法2有效；当SF_SEL=“011”时，数据安全算法3有效；当SF_SEL=“100”时，数据安全算法4有效；当SF_SEL=“101”时，数据安全算法5有效；当SF_SEL=“110”时，数据安全算法6有效；当SF_SEL=“111”时，数据安全算法7有效。如图6所示，待运算数据缓存BUF_IN、运算结果数据缓存BUF_OUT、算法选择寄存器SF_SEL均可以被片内总线访问。
安全算法模块为片内总线的一个从设备，其通过从设备总线接口与片内总线相连接。从设备总线接口的接口信号包括从设备地址输入信号s_addr_in[31:0]、从设备数据输入信号s_dada_in[31:0]、从设备数据输出信号s_data_out[31:0]、从设备选通输入信号s_sel_in、从设备写有效输入信号s_wr_in、从设备读有效输入信号s_rd_in、从设备应答输出信号s_ack_out。安全算法模块利用s_addr_in[31:0]信号从片内总线获取地址信息，利用s_data_in[31:0]信号从片内总线获取数据，利用s_data_out[31:0]信号将自身数据送到片内总线，利用s_sel_in信号从片内总线获取选通命令，利用s_wr_in信号从片内总线获取写操作命令，利用s_rd_in信号从片内总线获取读操作命令，利用s_ack_in信号将应答信号传递给片内总线。
本发明实施例中嵌入式数据安全系统用SOC芯片内部集成密钥存储器。如图12所示，密钥存储器包含NOR FLASH存储器和从设备主机接口。其中，NOR FLASH存储器用于存放用户密钥，从设备总线接口用于将密钥存储器同片内总线相连以实现数据和命令的交换。上位机可以通过USB接口经在线调试及上位机通讯模块，再经片内总线将用户密钥写入密钥存储器，以供安全算法模块取用。本发明实施例涉及的密钥存储器物理实现形态为NORFLASH存储器，容量为64×32bit。为了保护用户密钥的安全性和不被非法窃取，密钥存储器内的从设备主机接口被设计成单向数据接口，即只有被写入的数据通道，而没有被读出的数据通道。这样就只允许片内总线往密钥存储器写入用户密钥，而没办法从密钥存储器中读取数据。
密钥存储器为片内总线的一个从设备，其通过从设备总线接口与片内总线相连接。从设备总线接口的接口信号包括从设备地址输入信号s_addr_in[31:0]、从设备数据输入信号s_dada_in[31:0]从设备选通输入信号s_sel_in、从设备写有效输入信号s_wr_in、从设备应答输出信号s_ack_out。密钥存储器利用s_addr_in[31:0]信号从片内总线获取地址信息，利用s_data_in[31:0]信号从片内总线获取数据，利用s_sel_in信号从片内总线获取选通命令，利用m_wr_in信号从片内总线获取写操作命令，利用s_ack_in信号将应答信号传递给片内总线。如前所述，为了保护用户密钥的安全性和不被非法窃取，密钥存储器内的从设备主机接口被设计成单向数据接口，即只有被写入的数据通道，而没有被读出的数据通道。因此，密钥存储器的从设备主机接口不包含从设备数据输出信号s_data_out[31:0]和从设备读有效输入信号s_rd_in两组信号。
本发明实施例中嵌入式数据安全系统用SOC芯片内部集成定时器，用来进行系统定时。该定时器的精度为一个系统时钟周期，该定时器的定时长度为由时长寄存器TIMER_LEN来决定。时长寄存器TIMER_LEN为一个32比特宽的寄存器，故该定时器的定时长度为2的32次方个系统时钟周期。定时器为片内总线的一个从设备，其通过从设备总线接口与片内总线相连接。从设备总线接口的接口信号包括从设备地址输入信号s_addr_in[31:0]、从设备数据输入信号s_dada_in[31:0]、从设备数据输出信号s_data_out[31:0]、从设备选通输入信号s_sel_in、从设备写有效输入信号s_wr_in、从设备读有效输入信号s_rd_in、从设备应答输出信号s_ack_out。定时器利用s_addr_in[31:0]信号从片内总线获取地址信息，利用s_data_in[31:0]信号从片内总线获取数据，利用s_data_out[31:0]信号将自身数据送到片内总线，利用s_sel_in信号从片内总线获取选通命令，利用s_wr_in信号从片内总线获取写操作命令，利用s_rd_in信号从片内总线获取读操作命令，利用s_ack_in信号将应答信号传递给片内总线。
本发明实施例中嵌入式数据安全系统用SOC芯片内部集成中断控制器，用来管理和处理片内各个子模块产生的中断。如图13所示，本发明实施例中SOC芯片共有9个中断源：SPI总线控制器中断、I2C总线控制器中断、定时器中断、UART串行通讯接口中断、片内总线异常中断、安全算法模块中断、在线调试及上位机通讯模块中断、外部输入中断0、外部输入中断1。中断控制器按照时间先后顺序以及中断优先级，对这些中断源进行处理，形成中断向量表INT_LIST，并输出一个总的中断信号送给处理器。处理器进行中断响应时，首先通过片内总线读取中断向量表INT_LIST，以便明确是哪一个中断源有效，进而进行相应的处理。中断控制器为片内总线的一个从设备，其通过从设备总线接口与片内总线相连接。从设备总线接口的接口信号包括从设备地址输入信号s_addr_in[31:0]、从设备数据输入信号s_dada_in[31:0]、从设备数据输出信号s_data_out[31:0]、从设备选通输入信号s_sel_in、从设备写有效输入信号s_wr_in、从设备读有效输入信号s_rd_in、从设备应答输出信号s_ack_out。中断控制器利用s_addr_in[31:0]信号从片内总线获取地址信息，利用s_data_in[31:0]信号从片内总线获取数据，利用s_data_out[31:0]信号将自身数据送到片内总线，利用s_sel_in信号从片内总线获取选通命令，利用s_wr_in信号从片内总线获取写操作命令，利用s_rd_in信号从片内总线获取读操作命令，利用s_ack_in信号将应答信号传递给片内总线。
本发明实施例中嵌入式数据安全系统用SOC芯片内部集成UART串行通讯接口、SPI总线控制器、I2C总线控制器、GPIO接口模块，这些模块用于连接外部设备，方便SOC芯片进行功能扩展。UART串行通讯接口、SPI总线控制器、I2C总线控制器以及GPIO接口等模块均为片内总线的从设备，它们通过各自的从设备总线接口与片内总线相连接。从设备总线接口的接口信号包括从设备地址输入信号s_addr_in[31:0]、从设备数据输入信号s_dada_in[31:0]、从设备数据输出信号s_data_out[31:0]、从设备选通输入信号s_sel_in、从设备写有效输入信号s_wr_in、从设备读有效输入信号s_rd_in、从设备应答输出信号s_ack_out。ART串行通讯接口、SPI总线控制器、I2C总线控制器以及GPIO接口等模块均利用各自的s_addr_in[31:0]信号从片内总线获取地址信息，利用各自的s_data_in[31:0]信号从片内总线获取数据，利用各自的s_data_out[31:0]信号将自身数据送到片内总线，利用各自的s_sel_in信号从片内总线获取选通命令，利用各自的s_wr_in信号从片内总线获取写操作命令，利用各自的s_rd_in信号从片内总线获取读操作命令，利用s_ack_in信号将应答信号传递给片内总线。
本发明实施例中嵌入式数据安全系统用SOC芯片内部集成时钟及复位发生器，该模块是一个独立的模块，既不是片内总线的主设备，也不是从设备。时钟及复位发生器主要用来产生片内时钟信号和复位信号。时钟信号通过片内时钟网络传递给片内所有的子模块，复位信号通过片内复位网络传递给片内所有的子模块。
一般来说，当今主流的深亚微米集成电路工艺生产出来的芯片产品均有两种电源，一种为IO电源VDD_IO（常见的有3.3V），其为芯片的引脚提供电源；另一种为内核电源VDD_CORE（常见的有1.8V、1.2V等），其为芯片的内部逻辑资源（如触发器、门电路等）提供电源。为了使芯片正常工作，系统必须为芯片提供两种电源，这将增加了系统设计的复杂度。如图3所示，本发明实施例中嵌入式数据安全系统用SOC芯片内部集成电源转换器，其输入为片外电源VDD，其输出有两路，一路为IO电源VDD_IO，为芯片的引脚提供电源；另一路为内核电源VDD_CORE，为芯片内部逻辑资源提供电源；这种片内集成电源转换器的设计思路，使得本发明实施例中嵌入式数据安全系统用SOC芯片仅需要片外电源VDD单电源供电即可正常工作，而无需外界提供IO电源VDD_IO和内核电源VDD_CORE两种电源。这种设计思路可以降低系统设计的复杂性。本发明实施例中嵌入式数据安全系统用SOC芯片内部集成电源转换器的结构如图14所示。
以上所述为本发明最佳实施方式的举例，其中未详细述及的部分均为本领域普通技术人员的公知常识。本发明的保护范围以权利要求的内容为准，任何基于本发明的技术启示而进行的等效变换，也在本发明的保护范围之内。
Claims (1)
1.一种嵌入式数据安全系统用SOC芯片，其特征在于：该芯片集成如下子模块：RISC处理器、在线调试及上位机通讯模块、总线仲裁器、程序存储器ROM、数据存储器RAM、密钥存储器、随机数发生器、安全算法模块、定时器、中断控制器、UART串行通讯接口、SPI总线控制器、I2C总线控制器、GPIO接口模块、电源转换器、时钟/复位发生器；
所述芯片内部采用总线式结构，利用片内互联总线连接各个片内子模块；
所述密钥存储器包含NOR FLASH存储器和从设备主机接口；其中，NOR FLASH存储器用于存放用户密钥，从设备总线接口用于将密钥存储器同片内总线相连以实现数据和命令的交换；
芯片内部集成在线调试及上位机通讯模块，在线调试及上位机通讯模块有两种工作模式：在线调试模式、上位机通讯模式，在线调试模式下，上位机可以访问SOC芯片内部资源，也可以调试用户程序和烧写片内程序存储器ROM；
SOC芯片的外部设有引脚信号DEBUG_MODE，通过该引脚的电平设置可以实现对在线调试及上位机通讯模块工作模式的选择；当DEBUG_MODE为高电平时，在线调试及上位机通讯模块处于在线调试模式；当DEBUG_MODE为低电平时，在线调试及上位机通讯模块处于上位机通讯模式；
所述片内互联总线遵循WishBone标准，片内互联总线同一时刻只能被一个主设备访问；
所述总线仲裁器来控制片内互联总线的访问，RISC处理器和在线调试及上位机通讯模块为片内互联总线上的两个主设备；
片内互联总线上的从设备有：程序存储器ROM、数据存储器RAM、密钥存储器、随机数发生器、安全算法模块、定时器、中断控制器、UART串行通讯接口、SPI总线控制器、I2C总线控制器、GPIO接口模块、电源转换器、时钟/复位发生器，从设备不能主动访问总线，只能被动响应由主设备发起的总线访问；
所述片内总线上连接的所有主设备与片内总线的连接信号类型和数量相同，具体包含：
(1)主设备地址输出信号m_addr_out[31:0]；
(2)主设备数据输入信号m_dada_in[31:0]；
(3)主设备数据输出信号m_data_out[31:0]；
(4)主设备选通输出信号m_sel_out；
(5)主设备写有效输出信号m_wr_out；
(6)主设备读有效输出信号m_rd_out；
(7)主设备应答输入信号m_ack_in；
所述片内总线上连接的所有从设备与片内总线的连接信号类型和数量相同，具体包含：
(1)从设备地址输入信号s_addr_in[31:0]；
(2)从设备数据输入信号s_dada_in[31:0]；
(3)从设备数据输出信号s_data_out[31:0]；
(4)从设备选通输入信号s_sel_in；
(5)从设备写有效输入信号s_wr_in；
(6)从设备读有效输入信号s_rd_in；
(7)从设备应答输出信号s_ack_out；
所述主设备要对某一个从设备进行写数操作，其过程如下：
第一步，主设备通过m_sel_out信号向片内总线输出选通信息、通过m_wr_out向片内总线输出写有效信息、通过m_addr_out[31:0]信号向片内总线输出目标地址信息、通过m_data_out[31:0]向片内总线输出待写入数据信息，片内总线上所有从设备都可以通过s_addr_in[31:0]信号接收到主设备的地址信息、通过s_dada_in[31:0]信号接收到主设备的数据信息；
第二步，总线仲裁器根据主设备输送到片内总线的地址信息进行译码并选中访问目标，并只将目标从设备的s_sel_in和s_wr_in信号置成有效状态，其它从设备的s_sel_in和s_wr_in信号保持无效状态；
第三步，当目标从设备检测到自身的s_sel_in和s_wr_in信号有效时，就会从自身的s_addr_in[31:0]信号上获取目标地址，并将自身s_dada_in[31:0]信号上的数据写入自身的目标区域，并通过自身的s_ack_out向片内总线发出操作应答信息；
第四步，总线仲裁器将目标从设备的操作应答信息通过片内总线传递到发起写操作的主设备的m_ack_in信号，主设备在收到此应答信息后，即确认整个写数操作结束；
所述主设备要对某一个从设备进行读数操作，其过程如下：
第一步，主设备通过m_sel_out信号向片内总线输出选通信息、通过m_rd_out向片内总线输出读有效信息、通过m_addr_out[31:0]信号向片内总线输出目标地址信息，片内总线上所有从设备都可以通过s_addr_in[31:0]信号接收到主设备的地址信息；
第二步，总线仲裁器根据主设备输送到片内总线的地址信息进行译码并选中访问目标，并只将目标从设备的s_sel_in和s_rd_in信号置成有效状态，其它从设备的s_sel_in和s_rd_in信号保持无效状态；
第三步，当目标从设备检测到自身的s_sel_in和s_rd_in信号有效时，就会从自身的s_addr_in[31:0]信号上获取目标地址，并将目标数据通过自身s_dada_out[31:0]信号传送到片内总线，然后，通过自身的s_ack_out向片内总线发出操作应答信息；
第四步，总线仲裁器将目标从设备的操作应答信息通过片内总线传递到发起读操作的主设备的m_ack_in信号，主设备在收到此应答信息后，就立即通过自身的m_dada_in[31:0]信号从片内总线获取要读取的数据，然后确认整个读数操作结束；
所述芯片中集成总线仲裁器，总线仲裁器根据主设备访问请求的先后顺序来裁决下一时刻片内互联总线给哪一个主设备使用；
所述总线仲裁器根据主设备的最高7位地址信号来译码决定被访问的目标从设备。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410569274.2A CN104391813B (zh) | 2014-10-23 | 2014-10-23 | 一种嵌入式数据安全系统用soc芯片 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410569274.2A CN104391813B (zh) | 2014-10-23 | 2014-10-23 | 一种嵌入式数据安全系统用soc芯片 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104391813A CN104391813A (zh) | 2015-03-04 |
| CN104391813B true CN104391813B (zh) | 2018-01-02 |
Family
ID=52609720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410569274.2A Expired - Fee Related CN104391813B (zh) | 2014-10-23 | 2014-10-23 | 一种嵌入式数据安全系统用soc芯片 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104391813B (zh) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105183432B (zh) * | 2015-08-26 | 2018-02-27 | 中国航天科工集团第三研究院第八三五七研究所 | 一种面向健康管理的SoC系统 |
| CN108073413B (zh) * | 2016-11-15 | 2022-01-11 | 华为技术有限公司 | 芯片及芯片烧写方法 |
| CN107665179B (zh) * | 2017-09-25 | 2023-06-13 | 深圳市紫光同创电子有限公司 | 一种包括现场可编程门阵列的系统 |
| CN107979608B (zh) * | 2017-12-09 | 2021-02-12 | 天津津航计算技术研究所 | 一种接口可配置的数据加解密传输系统及传输方法 |
| CN109145613A (zh) * | 2018-07-10 | 2019-01-04 | 杨俊佳 | 安全加密芯片及含有该芯片的电子设备 |
| CN109240161B (zh) * | 2018-09-19 | 2020-06-09 | 西安微电子技术研究所 | 一种空间站环境控制与生命保障系统控制器及控制方法 |
| CN111290890B (zh) * | 2019-01-28 | 2023-02-24 | 紫光展讯通信(惠州)有限公司 | 芯片筛选方法及装置 |
| CN111262696B (zh) * | 2020-01-15 | 2023-01-03 | 飞腾信息技术有限公司 | 片上系统的密钥管理方法、装置、设备及存储介质 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101458652A (zh) * | 2007-12-14 | 2009-06-17 | 上海海尔集成电路有限公司 | 微控制器嵌入式在线仿真调试系统 |
| CN203102295U (zh) * | 2013-01-18 | 2013-07-31 | 山东华芯半导体有限公司 | 一种u盘控制芯片 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6851047B1 (en) * | 1999-10-15 | 2005-02-01 | Xilinx, Inc. | Configuration in a configurable system on a chip |
| CN1716841A (zh) * | 2004-06-14 | 2006-01-04 | 上海安创信息科技有限公司 | 高性能密码算法SoC芯片 |
| CN1878055B (zh) * | 2005-06-07 | 2010-11-03 | 北京握奇数据系统有限公司 | 一种分离式大数据量加/解密设备及实现方法 |
| CN201054140Y (zh) * | 2007-04-27 | 2008-04-30 | 北京华大恒泰科技有限责任公司 | 信息安全控制芯片 |
| CN101354737A (zh) * | 2008-08-26 | 2009-01-28 | 北京中星微电子有限公司 | 一种读取cpu机器码的方法、装置和一种soc芯片 |
| CN101894281B (zh) * | 2010-06-18 | 2012-10-17 | 山东大学 | 一种多协议uhf rfid读写器基带信号处理soc芯片 |
| US9170956B2 (en) * | 2013-02-07 | 2015-10-27 | Texas Instruments Incorporated | System and method for virtual hardware memory protection |
-
2014
- 2014-10-23 CN CN201410569274.2A patent/CN104391813B/zh not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101458652A (zh) * | 2007-12-14 | 2009-06-17 | 上海海尔集成电路有限公司 | 微控制器嵌入式在线仿真调试系统 |
| CN203102295U (zh) * | 2013-01-18 | 2013-07-31 | 山东华芯半导体有限公司 | 一种u盘控制芯片 |
Non-Patent Citations (1)
| Title |
|---|
| "基于SoC的专用安全芯片设计与实现";温圣军;《中国优秀硕士学位论文全文数据库 信息科技辑》;20100715(第7期);文献第13页第2.4.2节、第19页第3.1.1.2节第1-3段、第32页第1段，图2.4、表3.4 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104391813A (zh) | 2015-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104391813B (zh) | 一种嵌入式数据安全系统用soc芯片 | |
| CN104391770B (zh) | 一种嵌入式数据安全系统用soc芯片的在线调试及上位机通讯模块 | |
| CN104052621B (zh) | 用于跨快速外围组件互连(pcie)段的平台管理消息的方法和系统 | |
| CN104584435B (zh) | 有可访问和不可访问的物理不可克隆功能的集成电路 | |
| CN1878055B (zh) | 一种分离式大数据量加/解密设备及实现方法 | |
| CN103140837B (zh) | 数据处理装置的除错 | |
| CN107924380A (zh) | 使用业务类别分配高速缓存的方法、装置和系统 | |
| CN102184365B (zh) | 基于SoC芯片外部数据安全存储系统及存取控制方法 | |
| CN109447225B (zh) | 一种高速安全加密Micro SD卡 | |
| CN104021104B (zh) | 一种基于双总线结构的协同系统及其通信方法 | |
| CN105871895A (zh) | 一种具有加密解密功能的iec61850通信规约转换器及实现方法 | |
| CN107885509A (zh) | 一种基于安全的神经网络加速器芯片架构 | |
| CN106228088A (zh) | 一种基于国产bmc芯片的sm4算法ip核的设计方法 | |
| CN105871894A (zh) | 一种具有加密解密功能的iec61850通信规约转换soc芯片及实现方法 | |
| CN104298486B (zh) | 一种嵌入式数据安全系统用soc芯片的随机数发生器 | |
| CN1968085B (zh) | 一种实现智能卡高速安全通讯的方法 | |
| CN204669402U (zh) | 一种基于u盘的云数据信息加密解密系统 | |
| CN106528217A (zh) | 一种现场可编程门阵列程序加载系统和方法 | |
| CN103220150A (zh) | 一种基于fpga的税收校验卡 | |
| CN206505415U (zh) | 一种基于pcie的加密认证装置 | |
| CN202102448U (zh) | 基于SoC芯片外部数据安全存储架构 | |
| CN104317744B (zh) | 一种嵌入式数据安全系统用soc芯片的密钥存储器 | |
| CN205864441U (zh) | 基于Microblaze核实现以太网转CAN模块 | |
| CN102752104A (zh) | 一种基于智能卡cos的对称密码服务实现方法 | |
| CN205302294U (zh) | 一种嵌入式系统 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20180102 Termination date: 20201023 |