CN104391674A - 基于fpga的采样值线性插值运算器及运算方法 - Google Patents
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Abstract
本发明涉及一种基于FPGA的采样值线性插值运算器及运算方法，该运算器包括：加/减法器、乘法器、运算数据调度器、查表单元和截位运算器，借助中间参数对线性插值运算公式逐级进行拆分，归类为只有加减法和乘法运算，采用时分复用方式按步加载中间参数进行运算，并根据当前的数据帧接收时刻间隔t2-t1和其预设下限值T查表读取比例系数k，用于与截位运算器一起代替除法运算用到线性插值运算中，获得要求的Vx值。本发明通过查表方式省去直接的除法运算，通过时分复用方式减少加/减法器、乘法器的数量，节省大量的资源。在完成既定功能的前提下使原本极为紧张的硬件资源占用情况得到有效缓解，并为后期不更换FPGA芯片的情况下进行产品升级留出了资源余量。
Description
技术领域
本发明涉及变电站采样值处理技术领域，尤其涉及一种基于FPGA的采样值线性插值运算器及运算方法。
背景技术
插值运算是智能变电站采样值处理装置的重要功能之一，用于将远方采集的数据流变换为等效于本地采集的数据流。线性插值运算是插值运算中最基本、最常用的一种，它利用在t1、t2时刻对变量Vt采集到的采样值V1、V2，同时假定在Vt-t坐标系中tx时刻的采样值Vx与V1、V2在一条直线上，从而以解线性方程的方式求得Vx的值，其运算公式为 。由于计算时需要用到除法，而除法运算占用的资源较大，导致FPGA芯片的硬件资源紧张；同时，运算过程中需要反复进行加法、减法、乘法运算，如果不采取措施则将进一步导致FPGA芯片的硬件资源紧张。 针对这些情况，若采用大容量的芯片会导致成本大幅增加，不便于该处理器的普及推广。
发明内容
为解决上述问题，本发明提供了一种基于FPGA的采样值线性插值运算器，通过对运算单元进行时分复用和查表方式降低采样值线性插值运算器的资源占用量。
本发明采用的技术方案是：
一种基于FPGA的采样值线性插值运算器，用于根据t1、t2时刻对变量Vt采集到的采样值V1、V2求得tx时刻的采样值Vx，包括：
一加/减法器，用于在运算数据调度器的指示下设置加法或减法模式，执行加法或减法运算；
一乘法器，用于在运算数据调度器的指示下执行乘法运算；
一运算数据调度器，用于按数据处理顺序加载数据至加/减法器和乘法器，向其发出运算指令并能对加/减法器进行加/减设置；
一查表单元，用于根据当前的数据帧接收时刻间隔t2-t1和其预设下限值T读取比例系数k，k用于与截位运算器一起代替除法运算用到线性插值运算中；
一截位运算器，用于对运算结果进行精确处理，获得要求的Vx值。
文中所述的帧间隔均指数据帧接收时刻间隔。
上述加/减法器所进行的运算包括t2-t1、t2-t1-T、tx-t1、tn=T-tm以及P=tm*V2+tn*V1中的加法运算。
上述乘法器所进行的运算包括tm*V2、tn*V1、Q=P*U及tm=(tx-t1)*k中的乘法运算，其中U的值通过对2q/T的计算结果四舍五入后取整获得。
上述截位运算器是对乘法器输出的Q值取绝对值后截去q位，即除以2q，之后进行四舍五入后恢复取绝对值之前的正负号，得到Vx值。
该运算器还包括一判越限器，用于将数据帧接收时刻间隔t2-t1与预设的帧间隔上限值、下限值进行比较，若越限则发出告警信号，外部电路收到此信号后对运算器各模块进行复位。
进一步，查表单元以t2-t1-T为地址查询一个FPGA芯片内置的存储区块，存储深度为未越限的帧间隔值的个数，每个帧间隔值对应于存储模块的一个存储单元的地址，查表单元读出存储单元的存储内容即为比例系数k。所述的存储区块在硬件结构上独立于周边逻辑电路，由RAM块构成。其中k值的计算存储方法是：离线计算得到每个处于帧间隔上下限值之间的t2-t1值对应的T/(t2-t1)的小数值之后，根据预定的k的实际取值范围以及系统设计要求达到的量化精度确定的k的位数来确定p的值，然后离线计算出全部的k值，存储在片外非易失存储器中，在FPGA上电时载入到FPGA片内的存储器（即表格）中以供查表操作直接读取。
上述加/减法器、乘法器、运算数据调度器、查表单元、截位运算器和判越限器在同一外部时钟信号驱动下同步工作，各时间间隔以时钟周期为单位进行计算。
该运算器在外部启动信号指示下启动，在外部复位信号指示下复位。
采用上述线性插值运算器进行采样值线性插值运算的方法，特点在于：借助中间参数对线性插值运算公式逐级进行拆分，归类为只有加减法和乘法运算，采用时分复用方式按步加载中间参数进行运算，并利用查表方式获得比例系数k，查表方式用于实现公式中除法的运算。所述的k值是针对每个处于帧间隔上下限值之间的帧间隔值t2-t1利用公式离线计算获得，并存储在外部存储器中，在FPGA上电时导入FPGA芯片内供查表操作直接读取，公式中T为帧间隔的下限值，p为由k的实际取值范围和量化精度确定的k的位数。
上述方法包括以下步骤：
（1）外部电路准备好输入数据t1、t2、V1、V2、tx后，发启动信号，启动插值运算器；
（2）运算数据调度器置加/减法器的运算模式为减法，将数据组t1、t2送入加/减法器，得到t2-t1并送到运算数据调度器；
（3）运算数据调度器将t2-t1及帧间隔下限值T送入加/减法器，得到t2-t1-T ；同时将t2-t1送入判越限器，将t2-t1与预设的帧间隔上限值、下限值进行比较，若越限则发出告警信号，外部电路收到此信号后对运算器各模块进行复位，停止所有正在执行步骤的操作，回到第（1）步；未越限，则进入下一步；
（4）运算数据调度器将数据组t1、tx送入加/减法器，得到tx-t1；同时，查表单元以t2-t1-T为地址查询一个存储区块，读出对应的存储单元中存储的比例系数k；
（5）运算数据调度器将数据组tx-t1、k送入乘法器，得到tm=(tx-t1)*k，将tm送入运算数据调度器，由其分配进入加/减法器、乘法器，分别与T相减得到tn=T-tm、与V2相乘得到tm*V2；
（6）将tn送入运算数据调度器，由其将tn、V1送入乘法器，得到tn*V1；
（7）运算数据调度器置加/减法器的运算模式为加法，将tm*V2、tn*V1送入其输入端，计算得到P=tm*V2+tn*V1；
（8）运算数据调度器将P与常数U送入乘法器，相乘得到Q=P*U，U的值通过对2q/T四舍五入后取整获得；
（9）将Q送入截位运算器，对Q取绝对值后除以2q，再四舍五入后恢复取绝对值之前的正负号，得到Vx值，然后整个运算器等待下一个启动信号。
本发明的有益效果：
1、本发明借助一查表单元调取比例系数k，提供给计算模块，实现除以t2-t1的运算，这样可以省去直接的除法运算，节省大量的资源占用量。在完成既定功能的前提下使原本极为紧张的硬件资源占用情况得到有效缓解，并为后期不更换FPGA芯片的情况下进行产品升级留出了资源余量。
2、本发明借助运算数据调度器实现对数据调用的管理，因此，仅通过一个加/减法器和一个乘法器就可实现所有的加/减法和乘法运算，节省了硬件成本。
3、本发明设有判越限器，可在数据帧接收时刻间隔超过界限值时告警并复位，确保运算器的正常运行。
4、本发明采用具有加/减法器和乘法器的任一型FPGA芯片即可实现。
附图说明
图1是本发明的电路原理框图，为便于画图，图中将运算数据调度器分为A、B两部分表示，在实际电路中属于同一个模块 ；
图2是运算数据调度器的工作原理图。
具体实施方式
一种基于FPGA的采样值线性插值运算器，用于根据t1、t2时刻对变量Vt采集到的采样值V1、V2求得tx时刻的采样值Vx，线性插值运算公式为：，如图1所示，包括加/减法器、乘法器、运算数据调度器（图中运算数据调度器A、B两部分实为同一个模块，后续描述中不予区分）、查表单元、截位运算器和判越限器，各模块通过数据传输线连接，进行数据传输。查表单元以t2-t1-T为地址查询FPGA芯片内置的存储区块，存储深度为未越限的帧间隔值的个数，每个帧间隔值对应于存储模块的一个存储单元的地址，查表单元读出存储单元的存储内容即为比例系数k。其中k值的计算存储方法是：离线计算得到每个处于帧间隔上下限值之间的t2-t1值对应的T/(t2-t1)的小数值之后，根据预定的k的实际取值范围以及系统设计要求达到的量化精度确定的k的位数来确定p的值，然后离线计算出全部的k值，存储在片外非易失存储器中，在FPGA上电时载入到FPGA片内的存储器（即表格）中以供查表操作直接读取。
所有模块在同一外部时钟信号驱动下同步工作，所有定时、时间间隔均以时钟周期为单位进行计算，整个运算器由唯一的外部启动信号启动，被唯一的外部复位信号复位。
采用上述线性插值运算器进行采样值线性插值运算的方法，包括以下步骤：
（1）外部电路准备好输入数据t1、t2、V1、V2、tx后，发启动信号，启动插值运算器；
（2）运算数据调度器置加/减法器的运算模式为减法，将数据组t1、t2送入减法器的减数、被减数端口 ，加/减法器输出计算结果t2-t1 并送到运算数据调度器；
（3）运算数据调度器将t2-t1及帧间隔下限值T送入加/减法器，得到t2-t1-T ；同时将t2-t1送入判越限器，将t2-t1与预设的帧间隔上限值、下限值进行比较，若越限则发出告警信号，外部电路收到此信号后对运算器各模块进行复位，停止所有正在执行步骤的操作，回到第（1）步；未越限，则进入下一步；
（4）运算数据调度器将数据组t1、tx送入加/减法器，得到tx-t1；同时，查表单元以t2-t1-T为地址查询一个存储区块，读出对应的存储单元中存储的比例系数k；
（5）运算数据调度器将数据组tx-t1、k送入乘法器，得到tm=(tx-t1)*k，将tm送入运算数据调度器，由其分配进入加/减法器、乘法器，分别与T相减得到tn=T-tm、与V2相乘得到tm*V2；
（6）将得到的tn送入运算数据调度器，由其将tn、V1送入乘法器，得到tn*V1；
（7）运算数据调度器置加/减法器的运算模式为加法，将tm*V2、tn*V1送入其输入端，计算得到P=tm*V2+tn*V1；
（8）运算数据调度器将P与常数U送入乘法器，相乘得到Q=P*U，U的值通过对2q/T四舍五入后取整获得；
（9）将Q送入截位运算器，对Q取绝对值后除以2q，去掉低q位，即回到“/T”的目的，再四舍五入后恢复取绝对值之前的正负号，得到Vx值，然后整个运算器等待下一个启动信号。这一步可将前述引入比例系数k运算时加入的一些参数再除去，并去除一些不精确的误差，以得到精确的Vx值。
Claims (10)
1. 一种基于FPGA的采样值线性插值运算器，用于根据t1、t2时刻对变量Vt采集到的采样值V1、V2求得tx时刻的采样值Vx，其特征在于：包括
一加/减法器，用于在运算数据调度器的指示下设置加法或减法模式，执行加法或减法运算；
一乘法器，用于在运算数据调度器的指示下执行乘法运算；
一运算数据调度器，用于按数据处理顺序加载数据至加/减法器和乘法器，向其发出运算指令并能对加/减法器进行加/减设置；
一查表单元，用于根据当前的数据帧接收时刻间隔t2-t1和其预设下限值T读取比例系数k，k用于与截位运算器一起代替除法运算用到线性插值运算中；
一截位运算器，用于对运算结果进行精确处理，获得要求的Vx值。
2.根据权利要求1所述的基于FPGA的采样值线性插值运算器，其特征在于：加/减法器所进行的运算包括t2-t1、t2-t1-T、tx-t1、tn=T-tm以及P=tm*V2+tn*V1中的加法运算。
3.根据权利要求1所述的基于FPGA的采样值线性插值运算器，其特征在于：乘法器所进行的运算包括tm*V2、tn*V1、Q=P*U及tm=(tx-t1)*k中的乘法运算，其中U的值通过对2q/T的计算结果四舍五入后取整获得。
4.根据权利要求3所述的基于FPGA的采样值线性插值运算器，其特征在于：截位运算器是对乘法器输出的Q值取绝对值后截去q位，即除以2q，之后进行四舍五入后恢复取绝对值之前的正负号，得到Vx值。
5.根据权利要求1至4任一项所述的基于FPGA的采样值线性插值运算器，其特征在于：还包括一判越限器，用于将数据帧接收时刻间隔t2-t1与预设的帧间隔上限值、下限值进行比较，若越限则发出告警信号，外部电路收到此信号后对运算器各模块进行复位。
6.根据权利要求5所述的基于FPGA的采样值线性插值运算器，其特征在于：查表单元以t2-t1-T为地址查询一个FPGA芯片内置的存储区块，存储深度为未越限的帧间隔值的个数，每个帧间隔值对应于存储模块的一个存储单元的地址，查表单元读出存储单元的存储内容即为比例系数k。
7.根据权利要求5所述的基于FPGA的采样值线性插值运算器，其特征在于：上述加/减法器、乘法器、运算数据调度器、查表单元、截位运算器和判越限器在同一外部时钟信号驱动下同步工作，各时间间隔以时钟周期为单位进行计算，取值为离散化的整数数字量。
8.应用权1所述线性插值运算器进行采样值线性插值运算的方法，其特征在于：借助中间参数对线性插值运算公式逐级进行拆分，归类为只有加减法和乘法运算，采用时分复用方式按步加载中间参数进行运算，并利用查表方式获得比例系数k，查表方式用于实现公式中除法的运算。
9.根据权利要求8所述的基于FPGA的采样值线性插值运算方法，其特征在于：所述的k值是针对每个处于帧间隔上下限值之间的帧间隔值t2-t1利用 公式离线计算获得，并存储在外部存储器中，在FPGA上电时导入FPGA芯片内供查表操作直接读取，公式中T为帧间隔的下限值，p为由k的实际取值范围和量化精度确定的k的位数。
10.根据权利要求9所述的基于FPGA的采样值线性插值运算方法，其特征在于：包括以下步骤：
（1）外部电路准备好输入数据t1、t2、V1、V2、tx后，发启动信号，启动插值运算器；
（2）运算数据调度器置加/减法器的运算模式为减法，将数据组t1、t2送入加/减法器，得到t2-t1并送到运算数据调度器；
（3）运算数据调度器将t2-t1及帧间隔下限值T送入加/减法器，得到t2-t1-T ；同时将t2-t1送入判越限器，将t2-t1与预设的帧间隔上限值、下限值进行比较，若越限则发出告警信号，外部电路收到此信号后对运算器各模块进行复位，停止所有正在执行步骤的操作，回到第（1）步；未越限，则进入下一步；
（4）运算数据调度器将数据组t1、tx送入加/减法器，得到tx-t1；同时，查表单元以t2-t1-T为地址查询一个存储区块，读出对应的存储单元中存储的比例系数k；
（5）运算数据调度器将数据组tx-t1、k送入乘法器，得到tm=(tx-t1)*k，将tm送入运算数据调度器，由其分配进入加/减法器、乘法器，分别与T相减得到tn=T-tm、与V2相乘得到tm*V2；
（6）将tn送入运算数据调度器，由其将tn、V1送入乘法器，得到tn*V1；
（7）运算数据调度器置加/减法器的运算模式为加法，将tm*V2、tn*V1送入其输入端，计算得到P=tm*V2+tn*V1；
（8）运算数据调度器将P与常数U送入乘法器，相乘得到Q=P*U，U的值通过对2q/T四舍五入后取整获得；
（9）将Q送入截位运算器，对Q取绝对值后除以2q，再四舍五入后恢复取绝对值之前的正负号，得到Vx值，然后整个运算器等待下一个启动信号。
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |