CN104375915A

CN104375915A - 一种利用服务器主板bmc和cpld交互快速诊断主板时序的方法

Info

Publication number: CN104375915A
Application number: CN201410774287.3A
Authority: CN
Inventors: 廖明超
Original assignee: Inspur Electronic Information Industry Co Ltd
Current assignee: Inspur Electronic Information Industry Co Ltd
Priority date: 2014-12-16
Filing date: 2014-12-16
Publication date: 2015-02-25

Abstract

本发明提供一种利用服务器主板BMC和CPLD交互快速诊断主板时序的方法，涉及服务器设备领域，本发明利用CPLD（FPGA）可定制的引脚和内部寄存器的特点，在现有主板的CPLD（FPGA）外部增加一条通信总线用于和BMC通信，内部增加寄CPLD（FPGA）用于记录主板时序状态。在不增加主板硬件的情况下实现了对主板时序状态的监控和记录。

Description

一种利用服务器主板BMC和CPLD交互快速诊断主板时序的方法

技术领域

本发明涉及服务器设备领域，具体涉及一种利用服务器主板BMC和CPLD交互快速诊断主板时序的方法。

背景技术

当前服务器主板线路的复杂逐渐变高，主板时序也变的愈发的复杂。因此，对时序问题的快速诊断就显得尤为重要。但是，目前当主板出现时序问题时，工程师就必须利用示波器按照主板的时序图进行顺次量测，从而找到问题的根本原因，这种做法耗时费力。

服务器主板的时序基本都是由CPLD（FPGA）控制的，一旦主板在开机、运行或者关机过程中出现时序问题，对工程师和客服维护的工作人员来说都是很棘手的问题。特别是工程师在实验室调试时，必须采用示波器一步一步的量测主板的时序，找到问题的根源。这样做费时费力，而且效果还不好。

发明内容

为此，本发明提出速诊断主板时序的方法实现通过BMC和CPLD交互，实现对主板时序状态的监控和记录，从而来快速诊断主板时序问题

本发明提出一种利用服务器主板的BMC和CPLD（FPGA）交互快速诊断主板时序的方法。主要思想是：在主板主要控制时序的单元CPLD（FPGA）外部增加一条通信总线和内部增加寄存器的方式，来记录和输出当前主板的时序状态；然后，利用BMC通过总线读取CPLD（FPGA）预先设定的时序状态寄存器，从而来快速诊断主板时序问题。

具体来做以下说明：

1）、CPLD（FPGA）的状态控制器的工作过程如下：

利用CPLD（FPGA）内部资源设置两个状态时序状态寄存器和预设时序寄存器。

时序状态寄存器：用于映射当前主板时序状态，实时记录当前主板时序状态；时序状态寄存器即实时反应当前主板的时序状态。

预设时序寄存器：用于存放主板预先设定的时序状态。两个寄存器可以相互比较来判断时序是否正常。

2）、BMC如何与CPLD（FPGA）进行交互：利用CPLD（FPGA）的资源，在CPLD（FPGA）上定制一条总线（I2C\UART\SPI等总线）；把这条总线挂到BMC上，BMC就能利用该总线读取CPLD（FPGA）内部的两个状态寄存器。

3）、BMC利用互联总线监控 CPLD（FPGA）内部的两个状态寄存器，当读取到两个状态寄存器不一致时，实时记录并存入到BMC错误log信息中。同时，BMC还能利用寄存器的不同，按照预先设定的错误信息，解析出时序错误发生的时间点和位置信息，给以研发和客服能够直接定位的关键信息。

利用CPLD（FPGA）可定制的引脚和内部寄存器的特点，在现有主板的CPLD(FPGA)外部增加一条通信总线用于和BMC通信，内部增加寄CPLD（FPGA）用于记录主板时序状态；

在不增加主板硬件的情况下，实现对主板时序状态的监控和记录；

该方法只有在主板STBY状态正常的情况下有效。

附图说明

图1是交互拓扑图示意图。

具体实施方式

为了更清楚描述本发明的实现过程，以上面所述图1交互拓扑图进行叙述说明。图中左边是服务器主板上的管理单元BMC，右边是主板上控制时序的CPLD（FPGA）。

1）、在服务器主板上，现有的时间是在主板处于STBY状态（电源通电但不开机）下，BMC和CPLD（FPGA）均处于工作工作状态；但二者之间没有通信。当开机后，主板时序在CPLD（FPGA）控制下，按照预定的时序开机；二者除了必要的时序交互之外，也没有通信。因此，要利用BMC和CPLD（FPGA）来判断时序是否正常，有两个必要条件

a）、BMC和CPLD（FPGA）需要通信总线；

b）、主板的STBY状态必须正常。

2）、CPLD（FPGA）程序设计：

现有主板CPLD（FPGA）程序的设计主要是利用CPLD（FPGA）强大的IO口而内部采用较为简单的时序电路来实现时序的控制；

本文在现有CPLD（FPGA）内部新增设置两个状态时序状态寄存器和预设时序寄存器两个寄存器（位数按实际使用而定）。同时，CPLD(FPGA)还需要增加一组用于和BMC通信的数据总线（I2C\UART\SPI等总线）。

3）、BMC和CPLD（FPGA）通信交互：

当主板处于STBY状态时，二者无交互；当主板开机后（包括正常开机、运行和关机）BMC就需要和CPLD（FPGA）利用数据总线通信。

当时序状态寄存器和预设时序寄存器不一致时，通过数据总线发送给BMC；BMC以中断的形式相应，并存入log；由于BMC监控整个主板的运行状态，可以根据系统运行状态通过总线实时的修改预设时序寄存器，保证主板运行状态和预设时序寄存器保持一致。利用BMC存入的log文件，即可方便工程师快速定位、分析和优化时序问题，同时也有利于后续维护人员现场快速的定位问题。

Claims

1.一种利用服务器主板BMC和CPLD交互快速诊断主板时序的方法，其特征在于，在主板上的CPLD芯片外部，增加一组总线来和BMC进行通信；在CPLD内部增加一个及以上寄存器记录所有时序的状态；然后利用BMC通过总线读取CPLD预先设定的时序状态寄存器，从而来快速诊断主板时序问题。

2.根据权利要求1所述的方法，其特征在于，

1）、CPLD的状态控制器的工作过程如下：

利用CPLD内部资源设置两个状态时序状态寄存器和预设时序寄存器；

时序状态寄存器：用于映射当前主板时序状态，实时记录当前主板时序状态；时序状态寄存器即实时反应当前主板的时序状态；

预设时序寄存器：用于存放主板预先设定的时序状态；两个寄存器可以相互比较来判断时序是否正常。

3.根据权利要求1所述的方法，其特征在于，

BMC与CPLD进行交互：利用CPLD的资源，在CPLD上定制一条总线；把这条总线挂到BMC上，BMC就能利用该总线读取CPLD内部的两个状态寄存器。

4.根据权利要求3所述的方法，其特征在于，

BMC利用互联总线监控 CPLD内部的两个状态寄存器，当读取到两个状态寄存器不一致时，实时记录并存入到BMC错误log信息中；同时，BMC还能利用寄存器的不同，按照预先设定的错误信息，解析出时序错误发生的时间点和位置信息，给以研发和客服能够直接定位的信息。