CN104330774B - —种基于fpga的s模式二次雷达解码器 - Google Patents

Abstract

本发明涉及一种基于FPGA的S模式二次雷达解码器，包括功率相位处理电路，其输入端与接收机的三路中频信号输出端相连，其输出端与脉冲处理电路的输入端相连，脉冲处理电路的输出端分别与S模式解码电路、二次雷达常规模式解码电路的输入端相连，S模式解码电路、二次雷达常规模式解码电路的输出端均与点航迹处理器的输入端相连。本发明还公开了一种基于FPGA的S模式二次雷达解码器的校验纠错方法。本发明所有的模块全部在一片可编程门阵列FPGA控制器中完成，充分利用FPGA控制器高速、高性能、并行处理的特点，提高了雷达处理的效率，具有结构紧凑，稳定性高，处理速度快，实现灵活等优点。

Description

—种基于FPGA的S模式二次雷达解码器

技术领域

本发明涉及航空交通管制监视雷达技术领域，尤其是一种基于FPGA的S模式二次雷达解码器。

背景技术

S模式二次雷达，为航空交通管制(ATC)提供了监视与数据链接能力。常规二次雷达的航空器识别码(A码)只有4096个可以分配，而S模式飞机通过24位的飞机地址编码成2²⁴＝16777216个代码，有效解决了飞机代码资源短缺的问题。每架飞机都分配唯一的24位地址，通过点名询问时,飞机应答机将进行地址一致性校验，只有询问地址与应答机地址相同时才做出应答，以便飞机的应答脉冲不重叠，由此有效降低同步串扰(GARBLE)。

目前S模式二次雷达编码器主要采用FPGA+DSP的方案，FPGA做S模式解码的预处理，然后需要将数据传入DSP做进一步的处理。FPGA器件在性能、密度和功耗上都有显著的进步，已广泛应用于各种信号处理领域，使得构造的数字信号处理系统能够保持基于软件的解决方案的灵活性，与DSP相比成本优势明显。S模式二次雷达编解码器可以完全在FPGA中完成，无需利用价格昂贵的DSP芯片。

发明内容

本发明的目的在于提供一种充分利用FPGA的高速、并行处理、成本低和性能稳定的特性，无需DSP，且减少了FPGA与DSP之间的收发接口模块的基于FPGA的S模式二次雷达解码器。

为实现上述目的，本发明采用了以下技术方案：一种基于FPGA的S模式二次雷达解码器，包括功率相位处理电路，其输入端与接收机的三路中频信号输出端相连，其输出端与脉冲处理电路的输入端相连，脉冲处理电路的输出端分别与S模式解码电路、二次雷达常规模式解码电路的输入端相连，S模式解码电路、二次雷达常规模式解码电路的输出端均与点航迹处理器的输入端相连；所述功率相位处理电路包括用于分别接收接收机输出的△中频、∑中频、Ω中频信号的第一、二、三数字下变频，第一、二、三数字下变频的输出端分别与第一、二、三功率相位产生电路的输入端相连，第一功率相位产生电路的输出端分别与第一反STC补偿电路、幅相校正电路的第二输入端相连，第二功率相位产生电路的输出端分别与第二反STC补偿电路、幅相校正电路的第四输入端相连，第三功率相位产生电路的输出端分别与第三反STC补偿电路、幅相校正电路的第六输入端相连，第一、二、三反STC补偿电路的输出端分别与幅相校正电路的第一、三、五输入端相连。

所述S模式解码电路包括S模式前导识别电路，其输入端与脉冲处理电路的第一输出端相连，其输出端与第一副瓣TTC抑制电路的输入端相连，第一副瓣TTC抑制电路的输出端与解码电路的输入端相连，解码电路的输出端与S模式纠错电路的输入端相连，S模式纠错电路的输出端与S模式异步抑制电路的输入端相连，S模式异步抑制电路的输出端与S模式代码装配电路的输入端相连，S模式代码装配电路的输出端与第一原始应答报告生成电路的输入端相连，第一原始应答报告生成电路的输出端与点航迹处理器的输入端相连。

所述二次雷达常规模式解码电路包括S应答滤波电路，其输入端与脉冲处理电路的第二输出端相连，其输出端与框架识别电路的输入端相连，框架识别电路的输出端与第二副瓣TTC抑制电路的输入端相连，第二副瓣TTC抑制电路的输出端与置信度处理电路的输入端相连，置信度处理电路的输出端与交叠脉冲处理电路的输入端相连，交叠脉冲处理电路的输出端与幻影抑制电路的输入端相连，幻影抑制电路的输出端与异步抑制电路的输入端相连，异步抑制电路的输出端与代码装配电路的输入端相连，代码装配电路的输出端与第二原始应答报告生成电路的输入端相连，第二原始应答报告生成电路的输出端与点航迹处理器的输入端相连。

所述脉冲处理电路分别与缓存器FIFO、DPRAM内存双向通讯。

所述幅相校正电路的第一输出端分别与鉴相器的第一输入端、脉冲处理电路的第一输入端相连，幅相校正电路的第二输出端与鉴相器的第二输入端相连，鉴相器的输出端与脉冲处理电路的第二输入端相连，幅相校正电路的第三输出端分别与第一噪声抑制及6dB检测电路、RSLS电路的第一输入端、脉冲处理电路的第四输入端相连，幅相校正电路的第四输出端分别与第二噪声抑制及6dB检测电路、RSLS电路的第二输入端、脉冲处理电路的第六输入端相连，幅相校正电路的第五输出端分别与第三噪声抑制及6dB检测电路、RSLS电路的第三输入端、脉冲处理电路的第八输入端相连，第一、二、三噪声抑制及6dB检测电路的输出端分别与脉冲处理电路的第三、五、九输入端相连，所述RSLS电路的输出端与脉冲处理电路的第七输入端相连。

由上述技术方案可知，本发明所有的模块全部在一片可编程门阵列FPGA控制器中完成，充分利用FPGA控制器高速、高性能、并行处理的特点，提高了雷达处理的效率；由于舍弃了舍去FPGA+DSP的方式，不仅节约成本，而且系统减少了FPGA控制器与DSP处理器之间收发接口模块，结构更加简单。总之，本发明的S模式解码处理全部在FPGA控制器中完成，通过可编程逻辑电路即可得以实现，具有结构紧凑，稳定性高，处理速度快，实现灵活等优点。

附图说明

图1为本发明的系统结构框图。

图2、3分别为本发明校验、纠错方法流程图。

具体实施方式

一种基于FPGA的S模式二次雷达解码器，包括功率相位处理电路1，其输入端与接收机的三路中频信号输出端相连，其输出端与脉冲处理电路2的输入端相连，脉冲处理电路2的输出端分别与S模式解码电路3、二次雷达常规模式解码电路4的输入端相连，S模式解码电路3、二次雷达常规模式解码电路4的输出端均与点航迹处理器的输入端相连，如图1所示，所述脉冲处理电路2分别与缓存器FIFO、DPRAM内存双向通讯。

如图1所示，所述功率相位处理电路1包括用于分别接收接收机输出的△中频、∑中频、Ω中频信号的第一、二、三数字下变频，第一、二、三数字下变频的输出端分别与第一、二、三功率相位产生电路的输入端相连，第一功率相位产生电路的输出端分别与第一反STC补偿电路、幅相校正电路的第二输入端相连，第二功率相位产生电路的输出端分别与第二反STC补偿电路、幅相校正电路的第四输入端相连，第三功率相位产生电路的输出端分别与第三反STC补偿电路、幅相校正电路的第六输入端相连，第一、二、三反STC补偿电路的输出端分别与幅相校正电路的第一、三、五输入端相连。

如图1所示，所述S模式解码电路3包括S模式前导识别电路，其输入端与脉冲处理电路2的第一输出端相连，其输出端与第一副瓣TTC抑制电路的输入端相连，第一副瓣TTC抑制电路的输出端与解码电路的输入端相连，解码电路的输出端与S模式纠错电路的输入端相连，S模式纠错电路的输出端与S模式异步抑制电路的输入端相连，S模式异步抑制电路的输出端与S模式代码装配电路的输入端相连，S模式代码装配电路的输出端与第一原始应答报告生成电路的输入端相连，第一原始应答报告生成电路的输出端与点航迹处理器的输入端相连。

如图1所示，所述二次雷达常规模式解码电路4包括S应答滤波电路，其输入端与脉冲处理电路2的第二输出端相连，其输出端与框架识别电路的输入端相连，框架识别电路的输出端与第二副瓣TTC抑制电路的输入端相连，第二副瓣TTC抑制电路的输出端与置信度处理电路的输入端相连，置信度处理电路的输出端与交叠脉冲处理电路的输入端相连，交叠脉冲处理电路的输出端与幻影抑制电路的输入端相连，幻影抑制电路的输出端与异步抑制电路的输入端相连，异步抑制电路的输出端与代码装配电路的输入端相连，代码装配电路的输出端与第二原始应答报告生成电路的输入端相连，第二原始应答报告生成电路的输出端与点航迹处理器的输入端相连。

如图1所示，所述幅相校正电路的第一输出端分别与鉴相器的第一输入端、脉冲处理电路2的第一输入端相连，幅相校正电路的第二输出端与鉴相器的第二输入端相连，鉴相器的输出端与脉冲处理电路2的第二输入端相连，幅相校正电路的第三输出端分别与第一噪声抑制及6dB检测电路、RSLS电路的第一输入端、脉冲处理电路2的第四输入端相连，幅相校正电路的第四输出端分别与第二噪声抑制及6dB检测电路、RSLS电路的第二输入端、脉冲处理电路2的第六输入端相连，幅相校正电路的第五输出端分别与第三噪声抑制及6dB检测电路、RSLS电路的第三输入端、脉冲处理电路2的第八输入端相连，第一、二、三噪声抑制及6dB检测电路的输出端分别与脉冲处理电路2的第三、五、九输入端相连，所述RSLS电路的输出端与脉冲处理电路2的第七输入端相连。

以下结合图1对本发明作进一步的说明。

从接收机接收的∑中频、△中频、Ω中频三路模拟信号经过AD采样后送入FPGA控制器进行S模式二次雷达解码处理：首先经过数字下变频、求功率求相位、反STC、幅/相校正，接着噪声抑制及6dB检测、相位鉴别、副瓣抑制(RSLS)、脉冲预处理、高密度功率识别、可编程幅度门限控制(TTC)、原始数据打包，然后对∑视频、△视频、Ω视频信号进行S模式解码处理和二次雷达常规A/C模式处理。

本发明采用具有反STC补偿电路，避免应答脉冲信号幅度的起伏引起应答信号丢失。灵敏度时间控制(STC)是解决接收机动态范围饱和而设置的衰减控制，在雷达最大探测距离范围内设置由远而近逐步抬高的衰减控制，当同一应答信号的脉冲处于不同的距离段时，由于衰减量不同，脉冲的幅度将发生变化，所以对脉冲的相关性产生影响。

具有可编程幅度门限控制(TTC)功能，能对任意扇区设置门限值，每个扇区有开始方位、结束方位、开始距离、结束距离和STC值等5个控制参数，距离增量最小达到7.5米，最小扇区域宽度为1.4°，以达到抑制反射及其他干扰杂波的目的。

从接收机过来的△中频，∑中频，Ω中频这三路信号通过高速AD采用后送入FPGA芯片进行S模式二次雷达的解码处理：首先三路中频信号经过数字下变频，产生I/Q正交数字信号，接着对I/Q进行求功率和求相位；反STC补偿电路是对功率LOG进行补偿，补偿量的大小取决于前端抗接收机饱和设置STC衰减量；幅相校正电路是以Σ通道为基准，对△通道的幅度和相位进行校正，对Ω通道的幅度进行校正，幅度的校正可以正确地计算和差比，相位的校正可以正确估算方位是偏离波束轴的左边还是右边。

鉴相器通过幅相校正电路后的∑相位与△相位进行鉴相，产生表示目标偏离波束中心左侧还是右侧的轴向指示BI(2位)；幅/相校正后的△通道，∑通道，Ω通道的功率送给噪声抑制及6dB检测电路，产生表示应答脉冲半幅度点宽度的信号Q，表示应答脉冲的存在；副瓣抑制电路通过对∑、△和Ω三视频幅度的比较产生表示应答是来自副瓣方向还是主瓣方向的RSLS标记；脉冲处理电路2根据Q信号脉冲持续时间产生表示脉冲前沿的信号LE；∑通道的Q信号在脉冲处理电路2中产生表示S模式应答信息位长度的信号PF_PHD；脉冲处理电路2通过∑通道的功率与TTC门限的比较，产生高于还是低于门限的标记LE_TTC；最后将前面处理后的39位数据进行打包，分别送往S模式解码电路3、二次雷达常规模式解码电路4。

对常规模式SSR而言，先进行S应答滤波，过滤S模式应答对SSR应答解码的干扰，然后是框架识别、副瓣抑制和TTC抑制处理、脉冲提取以及对∑视频和△视频计算和差比SDR、交叠脉冲分析(标记出前交叠还是后交叠)、幻影抑制和异步干扰的滤波，最后代码装配得到常规模式应答数据。对S模式而言，首先进行前导识别，其次副瓣抑制处理和TTC处理，然后进行S模式解码，同时对∑视频和△视频计算和差比SDR，并进行码和置信度的判定，随后根据置信度进行检错纠错，最后代码装配处理，生产原始应答报告。

如图2所示，本检验纠错方法包括：(1)在S模式解码后，将S模式代码值经模2除计算得到飞机地址，与内部存储的飞机地址进行异或；(2)异或完成后，判断异或值是否为零，若为零，则说明S模式代码值正确，输出该S模式代码值至S模式异步抑制电路，否则，进行纠错处理；(3)在纠错处理完成后，判断纠错是否成功，若判断结果为是，则纠正后输出至S模式异步抑制电路，否则，说明纠错失败，放弃该S模式代码值。

数据译码和置信度判定之后，要对数据进行奇偶校验运算，为其后信息的提取和纠错提供依据。译码得到的码值经过模2除计算，模2除计算是不向上位借位的除法，可以从信息中提取飞机的24位地址码，把计算得到的地址码与预期的飞机地址相异或，如果在传输中没有发生错误，结果将是0，用以确认传送是否正确，如果正确则输出结果，否则进入S模式纠错电路。在纠错之后还要判定纠错是否成功，当正确时才输出结果，否则丢弃本次应答信息。

如图3所示，所述的纠错处理包括：(1)统计S模式代码值的低置信度比特数n，判断n的个数是否小于等于5，若判断结果为是，则进行蛮力纠错，并在蛮力纠错完成后判断纠错是否成功，否则，计算低置信度区的跨度s；(2)计算出低置信度区的跨度s后，判断s是否小于等于24，若判断结果为是，则进行保守纠错，否则丢弃该S模式代码值；(3)进行保守纠错后，判断纠错是否成功，若成功，则输出该S模式代码值，否则丢弃该S模式代码值。所述低置信度区的跨度s是指低置信度区的第一个比特数到最后一个比特数之间的位数。

在解码过程中校验到数据错误时，需要对数据进行纠错，所述的S模式解码采用蛮力纠错(Dubugging by Brute Force)和保守纠错(Dubugging by Conservative)的方法。蛮力纠错针对随机错不超过5个比特的错误图样，原理是每一个错误位置对应一个唯一的校正子,而且把这些单个校正子进行异或以后,得到那个错误位组合的校正子。如果已经正确完成置信度判定算法，那么信息位里所有可能的错误应该只出现在低置信度位上。于是，将所有低置信度位对应的校正子都尝试结合(把它们异或)，然后接收与错误图样(模2除得到的余数)匹配的那一个组合，把这个组合对应的那些低置信度位的码值取反，即完成纠错。保守纠错是基于滑动窗技术，针对所有的错误都在一个24比特窗内的错误图样，能解决A/C模式应答与之交叠的问题。保守纠错原理是如果错误只出现在信息的最后24位中，那么模2除得到的余数就是错误图样。应答信息是一种循环码，把它循环右移不会改变其特性，如果将错误位置都移动到最后24位中，即可对错误定位。S模式解码实现过程是先统计低置信度比特数，当置信度的个数小于5时，系统进入蛮力纠错，否则进入计算低置信度区宽度s的模块。如果低置信度区的宽度s小于24，系统进行保守纠错，反之丢弃本次应答。不管是蛮力纠错还是保持纠错处理，都要进行纠错成功的判断，也就是对纠错后的应答数据的重校验，只有校验正确的数据才输出，否则丢弃。

综上所述，本发明所有的模块全部在一片可编程门阵列FPGA控制器中完成，充分利用FPGA控制器高速、高性能、并行处理的特点，提高了雷达处理的效率；由于舍弃了舍去FPGA+DSP的方式，不仅节约成本，而且系统减少了FPGA控制器与DSP处理器之间收发接口模块，结构更加简单。总之，本发明的S模式解码处理全部在FPGA控制器中完成，通过可编程逻辑电路即可得以实现，具有结构紧凑，稳定性高，处理速度快，实现灵活等优点。

Claims (2)

1.一种基于FPGA的S模式二次雷达解码器，其特征在于：包括功率相位处理电路，其输入端与接收机的三路中频信号输出端相连，其输出端与脉冲处理电路的输入端相连，脉冲处理电路的输出端分别与S模式解码电路、二次雷达常规模式解码电路的输入端相连，S模式解码电路、二次雷达常规模式解码电路的输出端均与点航迹处理器的输入端相连；所述功率相位处理电路包括用于分别接收接收机输出的△中频、∑中频、Ω中频信号的第一、二、三数字下变频，第一、二、三数字下变频的输出端分别与第一、二、三功率相位产生电路的输入端相连，第一功率相位产生电路的输出端分别与第一反STC补偿电路、幅相校正电路的第二输入端相连，第二功率相位产生电路的输出端分别与第二反STC补偿电路、幅相校正电路的第四输入端相连，第三功率相位产生电路的输出端分别与第三反STC补偿电路、幅相校正电路的第六输入端相连，第一、二、三反STC补偿电路的输出端分别与幅相校正电路的第一、三、五输入端相连；

所述S模式解码电路包括S模式前导识别电路，其输入端与脉冲处理电路的第一输出端相连，其输出端与第一副瓣TTC抑制电路的输入端相连，第一副瓣TTC抑制电路的输出端与解码电路的输入端相连，解码电路的输出端与S模式纠错电路的输入端相连，S模式纠错电路的输出端与S模式异步抑制电路的输入端相连，S模式异步抑制电路的输出端与S模式代码装配电路的输入端相连，S模式代码装配电路的输出端与第一原始应答报告生成电路的输入端相连，第一原始应答报告生成电路的输出端与点航迹处理器的输入端相连；

所述二次雷达常规模式解码电路包括S应答滤波电路，其输入端与脉冲处理电路的第二输出端相连，其输出端与框架识别电路的输入端相连，框架识别电路的输出端与第二副瓣TTC抑制电路的输入端相连，第二副瓣TTC抑制电路的输出端与置信度处理电路的输入端相连，置信度处理电路的输出端与交叠脉冲处理电路的输入端相连，交叠脉冲处理电路的输出端与幻影抑制电路的输入端相连，幻影抑制电路的输出端与异步抑制电路的输入端相连，异步抑制电路的输出端与代码装配电路的输入端相连，代码装配电路的输出端与第二原始应答报告生成电路的输入端相连，第二原始应答报告生成电路的输出端与点航迹处理器的输入端相连；

所述幅相校正电路的第一输出端分别与鉴相器的第一输入端、脉冲处理电路的第一输入端相连，幅相校正电路的第二输出端与鉴相器的第二输入端相连，鉴相器的输出端与脉冲处理电路的第二输入端相连，幅相校正电路的第三输出端分别与第一噪声抑制及6dB检测电路、RSLS电路的第一输入端、脉冲处理电路的第四输入端相连，幅相校正电路的第四输出端分别与第二噪声抑制及6dB检测电路、RSLS电路的第二输入端、脉冲处理电路的第六输入端相连，幅相校正电路的第五输出端分别与第三噪声抑制及6dB检测电路、RSLS电路的第三输入端、脉冲处理电路的第八输入端相连，第一、二、三噪声抑制及6dB检测电路的输出端分别与脉冲处理电路的第三、五、九输入端相连，所述RSLS电路的输出端与脉冲处理电路的第七输入端相连。

2.根据权利要求1所述的基于FPGA的S模式二次雷达解码器，其特征在于：所述脉冲处理电路分别与缓存器FIFO、DPRAM内存双向通讯。