CN104283571A - 一种基于随机计算的ldpc译码器 - Google Patents

Abstract

本发明属于无线数字通信和广播技术领域，具体为一种基于随机计算的LDPC译码器。该译码器基于概率域中置信传播算法的随机计算算法进行译码，其结构包括：适合IEEE802.3an（10GBASE-T）标准中的（2048,1723）校验矩阵的NDS系数的查找表LUT阵列，以及三种用于加速收敛的硬件结构：基于查找表LUT阵列的初始化阵列VN中硬判别计数器的初始化模块；在校验节点CN校验结果达到一定阶段后进行算法切换的判别模块；在校验节点CN校验结果达到一定阶段后翻转初始化阵列变量节点VN输出的判别模块；同时采用新的VN节点结构。本发明可以进一步提高译码器的收敛速度，提高译码器吞吐率，可为未来吞吐率要求高达100Gbps的光通信提供技术方案支持。

Description

一种基于随机计算的LDPC译码器

技术领域

本发明属于无线数字通信和广播技术领域，具体涉及一种基于随机计算的LDPC译码器。

背景技术

现在的社会是一个高度信息化的社会，各种信息通过不同的信道往复传递，信息的重要性不断上升，这样信息的正确性必须得到保证。而信道中通常充斥着各种噪声，信息在信道中传播是不可避免会出现一些错误。对在传输之前对信道中传输的信息进行编码，传输完成后在进行解码是保证信息正确传递的最重要方式之一。

低密度奇偶校验码（记为LDPC）译码器是一种性能优良的纠错编码，其性能可以逼近香农极限。LDPC码首先由Gallager博士于1962年提出。但是囿于当时落后的集成电路技术，无法实现LDPC解码器的硬件。直到1997年，Mackay和Neal才重新挖掘出LDPC码，之后，LDPC码渐渐成为主流的纠错编码之一。LDPC码的译码器电路具有译码电路简单，并行度高等优点，适用于高吞吐率，尤其是100Gbps等光通信系统中。

相对于其他纠错码，LDPC码具有编码增益高，性能好，译码吞吐率高等优点，许多通信标准都采用LDPC码进行信道纠错，如无线接入的WiMAX、WLAN以及数字电视DVB-S2，DTMB等通信标准都采用的是LDPC编解码。

一般而言，码长越大，LDPC码校验矩阵的规模越大，LDPC码的译码性能就会越好。而相应的，LDPC译码器的电路规模也是越来越大。以IEEE 802.3an（10GBASE-T）为例，其校验矩阵规模为（384,2048），也就是说，代表列数的VN节点的个数为2048个，而每个VN的维数为6，假设输入信道信息的量化为6bit，这样VN和CN之间的连线总共                                               条。这样的话，译码器中的连线复杂度非常高，占用大量的芯片面积同时芯片的逻辑部分占比很低，带来额外的功耗和降低了芯片的工作频率。在智能手机、平板电脑流行的今天，过大的芯片面积和过高的功耗显然是无法忍受的。

随机计算是一种LDPC译码器的新的实现方法。和传统的最小和（Min-Sum）算法等工作于对数域的LDPC译码器不同的是，随机计算在概率域对LDPC码进行解码，通过一系列随机的伯努利序列，将信道信息的概率值转化为一串“01”序列，该序列中“1”个数在整个序列中的占比就代表着信道信息的概率。这样，与传统的在对数域进行解码的Min-Sum等算法对比，随机计算可以将加法，比较等复杂的数学运算转换为与、或、异或等简单的逻辑运算，VN与CN的复杂度大幅下降。并且，由于每次只需要处理一个bit，所以连线数量就会下降对应的量化倍数，比如上述的10GBASE-T译码器的连线复杂度就可以下降到条，减少了6倍。

发明内容

本发明的目的在于提供一种译码收敛速度快、吞吐率高的基于随机计算的LDPC译码器。

本发明提供的基于随机计算的LDPC译码器，基于IEEE 802.3an(10GBase-T)标准，采用随机计算方式，其结构可以加入多级流水线结构，在提高时钟周期的同时，进一步提高吞吐率。该译码器结构就随机计算LDPC中可能存在的译码器延时较长问题，提出三种技术用以提高译码的收敛速度，提高译码器吞吐率。本发明中所使用的三种技术可以应用在不同的随机计算结构中，为未来吞吐率要求高达100Gbps的光通信提供一种技术方案支持。

本发明提供的LDPC译码器，基于概率域中置信传播算法的随机计算算法进行译码。其结构包括：适合IEEE 802.3an（10GBASE-T） 标准中的（2048,1723）校验矩阵的依赖于噪声的缩减（noise dependent scaling,记为NDS）系数的查找表（LUT）阵列，采用计数器做概率跟踪的新结构变量节点（Variable Node, 记为VN），以及针对随机计算收敛时间长的特点而提出的三种可以加速收敛的硬件结构，分别为： 基于LUT阵列的初始化阵列变量节点（Variable Node, 记为VN）中的组成部分硬判别计数器的初始化模块；在校验节点（Check Node,记为CN）模块校验结果达到一定阶段后进行算法切换的判别模块，简称切换判别模块；在校验节点（Check Node，记为CN）模块校验结果达到一定阶段后翻转初始化阵列VN输出的判别模块，简称翻转判别模块；  

具体来说，本发明提供的LDPC译码器，包括：

随机数产生（Random Number Generator）模块，用于产生随机数，对概率值进行随机化；

将信道信息转化为概率值的查找表（LUT_PROB）模块，用来将信道信息转化为对应的概率值，并根据相应的NDS参数，对概率值进行相应的缩减；

VN模块，接收来自CN的先验信息，计算外信息和后验信息，外信息传递给对应的CN模块，后验信息传递给对应的硬判别计数器；

CN模块，接收来自VN的外信息，计算先验信息，并传递给对应的VN模块；

计数器（Counter）模块，对应于VN模块，接收来自VN的后验信息，进行计数，再根据计数值的符号位输出硬判别结果；

校验（Check）模块，其基本结构与CN一致，接收来自硬判别计数器的硬判决输出，然后判断是否译码成功；

VN初始化（VN initial）模块，包含LUT，接收来自LUT_PROB模块输出的概率值，然后通过VN初始化计数器（counter）模块；

后处理（Post Progressing）模块，进行后处理计算；

还有相应的中央控制单元，以及输入缓冲器（Buffer）、输出缓冲器（Buffer）。

本发明中，所述的LUT阵列，将带有噪声的信道信息量化成为对应的概率值，NDS系数将概率值缩减到合理的范围；所述一种新的VN节点结构，即将传统随机计算的VN节点中的边沿存储器（Edge Memory，记为EM）换成了计数器和比较器的组合；其中，计数器接用于收来自子VN节点的匹配（unhold）信息，计数器的值进行相应的加减操作，这样计数器就能跟踪概率值，然后计数器的值和一个随机数通过比较器进行比较，其结果在非匹配（hold）状态下作为输出；所述的初始化模块，基于LUT阵列的初始化阵列VN接收来自信道的信道信息，然后对对应初始化阵列VN中的硬判别计数器进行初始化，初始化的数值等于信道信息的概率值；所述的切换判别模块，用以解决解码长时间停滞的问题，对所有校验模块的输出结果进行统计，在一定值的时候切换为比特翻转算法；所述的翻转判别模块，用以统计某一初始化阵列VN所连接的所有CN模块的校验结果，达到一定值时翻转初始化阵列VN的输出结果。

本发明中，所述LUT阵列，共有2048个LUT，对应码长2048。每个LUT根据公式计算信道信息对应的概率值，其中代表带有噪声的信道信息。计算出对应的概率值后，需要根据NDS参数对概率值进行一定的缩小，使得所有输入值的概率值在一定大小范围中，这样来加快收敛速度。NDS参数对不同标准不同校验矩阵来说都是不同的，可通过计算机仿真来确定。

本发明中，所述的新结构VN节点，采用7bit的计数器，作为存储匹配（即unhold状态，VN子节点的输入相同）状态时的输入使用。随机计算的VN节点的功能在于找出了信道信息相同的匹配比特，如果直接传输非匹配时的输入信息，则会使得译码器进入锁死的状态，所以要想办法在不匹配的时候输出匹配时的信息。该计数器会由的初始化LUT进行信道概率值的初始化，然后当输入为匹配状态时，计数器根据输入的“1”或是“0”进行加或者减计数。并且该计数器后也有一个比较器将计数器的数值和一个随机数进行比较，大于时输出“1”，小于时输出“0”，更加准确的跟踪概率变化。当输入为不匹配状态时，子VN输出计数器的输出，解决了译码器锁死的问题。

本发明中，所述基于LUT阵列的初始化阵列，阵列中共包含2048 个LUT，对应于码长2048。每一个LUT对应于一个VN节点。在一个新的码字输入后，接收从转化概率值的LUT阵列中传出的概率值，然后根据这个概率值对对应VN中的硬判别计数器进行初始化，使得计数器的初始值与饱和值的比值等于信道概率值。这样，在译码开始时，计数器就能代表信道概率的真实情况，加快之后的译码收敛速度。

本发明中，所述的切换判别模块，用来进行译码算法的切换。通过观察随机计算的译码过程可以发现，当校验模块的校验正确数下降到一定数值时会有长时间的停滞现象。此时的译码结果已经接近正确，所以该判别模块包含一个加法器，统计校验为“1”的数量，当小于25时，就切换为硬判别的比特翻转算法。经过统计，在切换为比特翻转算法之后，可以在三个周期内译码成功，大大加快收敛速度。该模块由一个加法器和一个比较器组成，加法器接收来自于校验（Check）模块的输入，统计Check的2048个输入中有多少个“1”。当个数大于“25”时输出“0”，小于“25”时输出“1”，使能有效，切换为比特翻转算法。 

本发明中，所述的翻转判别模块，用来翻转VN节点中计数器的正负号，达到翻转VN输出的功能。当VN所连接的所有CN的校验不正确数达到一定数值时，就可以认为该VN的输出值并不正确，可以提前进行翻转。这样来加快收敛速度。该模块由一个加法器和一个比较器组成，加法器接收来自于Check模块的输入，统计Check的2048个输入中有多少个“1”。当个数大于“3”时输出“0”，小于“25”时输出“1”，使能有效。

本发明采用新的VN结构，和三种加快收敛的方法，可以有效的降低收敛的时间，提高吞吐率。

附图说明

图1为本发明随机计算的LDPC译码器结构框图。

图2为本发明随机计算的LDPC译码器的VN基本结构图。

图3为本发明随机计算的LDPC译码器的VN结构图。

图4为本发明随机计算的LDPC译码器的Check模块中一个单元的结构图。

图5为本发明随机计算的LDPC译码器的后处理模块结构图。

图6为本发明随机计算的LDPC译码器的VN中求后验信息S的模块结构图。

图7为本发明随机计算的LDPC译码器的译码算法切换信号产生模块（切换判别模块）。

图8为本发明随机计算的LDPC译码器的VN输出翻转信号产生模块（翻转判别模块）。

图9为本发明随机计算的LDPC译码器硬判别模块输入信号示意图。

具体实施方式

图1所示的即为所设计的基于随机计算的LDPC译码器的示意框图。每个虚线框是一个模块。包括：

随机数产生（Random Number Generator）模块，共包括24个随机数发生器，用来产生随机数，对概率值进行随机化；

将信道信息转化为概率值的查找表（LUT_PROB）模块，共包括2048个查找表，用来将信道信息转化为对应的概率值，并根据相应的NDS参数，对概率值进行相应的缩减；

VN模块，包含2048个VN，接收来自CN的先验信息，计算外信息和后验信息，外信息传递给对应的CN模块，后验信息传递给对应的硬判别计数器，基本结构如图2所示；

CN模块，包含384个CN，接收来自VN的外信息，计算先验信息，并传递给对应的VN模块；

计数器（Counter）模块，包含2048 个counter，对应于2048个VN模块，接收来自VN的后验信息，进行计数，再根据计数值的符号位输出硬判别结果；

校验（Check）模块，包含384个Check，基本结构与CN一致，接收来自硬判别计数器的硬判决输出，然后判断是否译码成功；

VN初始化（VN initial）模块，包含2048个LUT，接收来自LUT_PROB模块输出的概率值，然后通过VN初始化counter模块；

后处理（Post Progressing）模块，进行后处理计算；

还有相应的中央控制单元，以及输入缓冲器（Buffer）、输出缓冲器（Buffer）。

如图3所示是该LDPC译码器的VN节点中的子VN的电路结构图。子VN共有6个输入端口与，可以拆分为三个三个进行比较，然后再将输出结果进行比较的结构方式。三输入的与门和非与门来判断三个输入是否相同，如果相同则两个门的输出一个“1”一个“0”，则或门的输出为“1”；反之，两个门输出均为“0”，或门输出为“0”。电路中有一个2比特的IM结构，该结构存储之前的两个匹配的值，当输入不匹配的时候和随机数进行比较，将所存储的对应于随机数的存储值输出。这样可以保证后面两个输入的比较的输入值会是匹配的值，不要造成锁死的情况。然后两个三输入比较的结果再进行两两比较，基本过程和三输入比较相同。但是两输入比较时存储匹配值的结构是一个饱和计数器。计数器的大小为7bit，作为存储匹配（即unhold状态，VN子节点的输入相同）状态时的输入使用。随机计算的VN节点的功能在于找出了信道信息相同的匹配比特，如果直接传输非匹配时的输入信息，则会使得译码器进入锁死的状态，所以要想办法在不匹配的时候输出匹配时的信息。该计数器由初始化LUT进行信道概率值的初始化，然后当输入为匹配状态时，计数器根据输入的“1”或是“0”进行加或者减计数。并且该计数器后也有一个比较器将计数器的数值和一个常数进行比较，大于时输出“1”，小于时输出“0”，更加准确的跟踪概率变化。当输入为不匹配状态时，子VN输出计数器的输出，解决了译码器锁死的问题。这个计数器的一大优点就是一个使用LUT进行一个周期的初始化操作，将计数器的值直接初始化使得其和饱和值的比值等于信道概率值，可以大大减少收敛时间。

如图4所示是该LDPC解码器Check模块的电路结构图。Check模块的基本结构和CN的结构是相同的，都是利用异或网络进行校验。在实际的分析和仿真中，我们发现，CN网络的所有校验结果均正确并不能代表校验完成。这是因为一个VN节点的6个输出并不一定全部相同。这样的话，本发明又添加了一个Check模块，作为CN模块的复制。Check模块的输入是每一个VN在当前周期的硬判别输出，一个Check单元接收来自20个VN的输出，将20个VN输出一起异或，得到整个校验结果输出，当所有384个Check模块的校验结果均为0时，校验结束。

如图5所示是该LDPC解码器的post_processing模块的结构图。其主要包括一个翻转（Turn over）模块和一个饱和计数器（HD counter）模块，来完成比特翻转的算法。其使能信号来自于Check模块产生的信号。Check模块中的384个Check单元对2048硬判别结果进行校验，校验结果为“0”说明校验结果正确。Check模块后面跟一个counter对其中的校验结果为“1”的进行计数，当数量小于25个时，则后处理使能信号为“1”。Check的结果同时传递给Turn over模块。该模块检测某一个VN节点所连接的CN节点的校验为“1”的数量是否小于3.当数量小于3个时，则对应的VN的Turn over信号为“1”。当后处理信号和Turn over信号均为“1”时，HD counter模块的对应counter的符号位取反。这样来实现一个后处理的过程。

如图6所示的模块用来计算子VN的后验信息S。输入为一个子VN的输入和输出，一个与门和一个与非门来判断两个输入是否相同，如果相同则两个门的输出必然有一个是“1”，后面连接的或门的输出就为1。而不同的话，两个门的输出必然都为“0”，或门的输出就为0。这样S_Upadate可以标志后验信息S是否可用。

本发明提出的切换判别模块的硬件模块，用于进行译码算法的切换。图7所示是该模块的示意图。一个加法器统计整个Check模块的输出结果，然后和25进行比较，如果比25小，那么Post en的输出就会为1。这样，译码算法切换为比特翻转算法，大大减少收敛时间。

本发明提出的所述的翻转判别模块，用于翻转VN节点中计数器的正负号，达到翻转VN输出的功能，如图8所示。每个VN对应的6个CN模块的输出连接在一个加法器上，统计CN校验不匹配的情况，当校验结果为“1”的数量大于3时，翻转对应VN的counter的符号位，从而翻转VN的输出。

Claims (6)

1. 一种基于随机计算的LDPC译码器，其特征在于，基于概率域中置信传播算法的随机计算算法进行译码，其结构包括：适合IEEE 802.3an（10GBASE-T） 标准中的（2048,1723）校验矩阵的NDS系数的查找表LUT阵列，采用计数器做概率跟踪的新结构VN，以及针对随机计算收敛时间长的特点而提出的三种用于加速收敛的硬件结构，分别为： 基于LUT阵列的初始化阵列VN中硬判别计数器的初始化模块；在CN校验结果达到一定阶段后进行算法切换的判别模块，简称切换判别模块；在CN校验结果达到一定阶段后翻转初始化阵列VN输出的判别模块，简称翻转判别模块；其中：

所述的LUT阵列，将带有噪声的信道信息量化成为对应的概率值，NDS系数将概率值缩减到合理的范围；所述新结构VN节点，即将传统随机计算的VN节点中的EM换成了计数器和比较器的组合；其中，计数器接用于收来自子VN节点的匹配信息，计数器的值进行相应的加减操作，这样计数器就能跟踪概率值，然后计数器的值和一个随机数通过比较器进行比较，其结果在非匹配状态下作为输出；所述的初始化模块，基于LUT阵列的初始化阵列VN接收来自信道的信道信息，然后对对应初始化阵列VN中的硬判别计数器进行初始化，初始化的数值等于信道信息的概率值；所述的切换判别模块，用以解决解码长时间停滞的问题，对所有校验模块的输出结果进行统计，在一定值的时候切换为比特翻转算法；所述的翻转判别模块，用以统计某一初始化阵列VN所连接的所有CN模块的校验结果，达到一定值时翻转初始化阵列VN的输出结果。

2. 根据权利要求1所述的基于随机计算的LDPC译码器，其特征在于：所述LUT阵列，共有2048个LUT，对应码长2048；每个LUT根据公式                                               计算信道信息对应的概率值，其中代表带有噪声的信道信息；计算出对应的概率值后，根据NDS系数对概率值进行一定的缩小，使得所有输入值的概率值在一定大小范围中；NDS系数通过计算机仿真确定。

3. 根据权利要求 2 所述的基于随机计算的LDPC译码器，其特征在于：所述的新结构的VN节点，采用了7bit的计数器，作为存储匹配状态时的输入使用；该计数器由初始化LUT进行信道概率值的初始化，然后当输入为匹配状态时，计数器根据输入的“1”或“0”进行加或者减计数；该计数器后有一个比较器将计数器的数值和一个随机数进行比较，前者大于后者时输出“1”，前者小于后者时输出“0”；当输入为不匹配状态时，子VN输出计数器的输出。

4. 根据权利要求3所述的基于随机计算的LDPC译码器，其特征在于：基于LUT阵列的初始化阵列VN中硬判别计数器的初始化模块，其中共包含2048 个LUT，对应于码长2048；每一个LUT对应于一个VN节点；在一个新的码字输入后，接收从转化概率值的LUT阵列中传出的概率值，然后根据这个值对对应VN中的子VN中的计数器进行初始化，使得计数器的初始值与饱和值的比值等于信道概率值。

5. 根据权利要求4所述的基于随机计算的LDPC译码器，其特征在于：所述的切换判别模块，用于进行译码算法的切换；该模块由一个加法器和一个比较器组成，加法器接收来自于校验模块的输入，统计校验的2048个输入中有多少个“1”；当个数大于“25”时输出“0”，小于“25”时输出“1”，使能有效，切换为比特翻转算法。

6. 据权利要求5所述的基于随机计算的LDPC译码器，其特征在于：所述的翻转判别模块，用于翻转VN节点中计数器的正负号，达到翻转VN输出的功能；该模块由一个加法器和一个比较器组成，加法器接收来自于校验模块的输入，统计校验的2048个输入中有多少个“1”，当个数大于“3”时输出“0”，小于“25”时输出“1”，使能有效。