CN104218921A - 超高速脉冲信号发生器的方法及装置 - Google Patents

Abstract

<b/>本发明公开的超高速脉冲信号发生器的方法及装置由I/O外设模块、微控制器模块、总线隔离模块、波形生成&控制模块、脉冲源模块、脉冲生成模块、电平匹配模块、脉冲边沿调整模块、脉冲幅度控制模块、缓冲输出模块、控制电平生成模块、逻辑转换模块、箝位电平跟踪模块组成；I/O外设模块、微控制器模块、总线隔离模块、波形生成&控制模块、脉冲源模块、脉冲生成模块、电平匹配模块、脉冲边沿调整模块、脉冲幅度控制模块、缓冲输出模块的输出输入依次连接，脉冲边沿调整模块位于脉冲幅度控制模块的基极回路，独立完成脉冲状态转换的边沿调节以及独立完成脉冲状态持续电平的控制，由脉冲幅度控制模块独立调整输出脉冲高低电平和幅度。

Description

超高速脉冲信号发生器的方法及装置

技术领域

超高速脉冲信号发生器涉及电子测量仪器领域，具体涉及脉冲信号发生器。 

背景技术

本发明公开的超高速脉冲信号发生器的方法及装置，旨在解决超高速脉冲发生器设计和制造中超高速信号的产生与调理的方法与装置问题。脉冲技术是现代电子技术的一项主要的基础技术，起步于 20 世纪 40 年代，随着现代需求的不断发展，脉冲信号源已经成为一种测试领域常用的仪器，也是高精度装备研制的主要工具。高性能脉冲发生技术的先进性主要体现在产生信号的频率、精度、幅度、快速沿、参数可编程能力等方面，超高速脉冲发生器可以在保证频率和精度的条件下，最大限度地提高信号多种参数的可编程能力，提供多样化的信号以满足工程中的多种需求。目前，脉冲信号发生器设计中信号调理技术大致可分为线性调理技术和非线性调理技术两种，线性调理技术是对原有信号的幅度信息等进行线性放大、衰减和电平偏移来实现指标要求；非线性调理技术，则是在充分获取输入信号的频率信息后，通过电平、幅度和边沿时间信息的重构，利用非线性放大的方式实现信号调理，同时传递信号的频率信息，信号的电平信息、幅度信息等与原信号无线性关系。线性调理采用运算放大器进行线性放大或衰减，随着信号频率的增大，信号衰减严重，对于高速、超高速大幅度信号需求产生瓶颈，其根源是现阶段运放的压摆率受制造技术的影响，无法达到高速脉冲的产生所需要29845V/us摆率指标要求。当前高速脉冲信号的调理大多已经采用非线性调理方法，其电路结构摆脱了使用运放线性调理的框架，但仍存在脉冲边沿不可调节、设计的电流开关工作不可靠等缺陷，本发明提出了一种基于脉冲信号的非线性调理方法，既利用工作在开关状态的差动放大器的基极回路和集电极回路隔离的特点，在其基极回路对脉冲边沿时间进行调整并保证差动放大器一直工作在非饱和模式，再映射到集电极回路，而在集电极回路 输入脉冲信号电平的高低进行调整，传递脉冲信号的频率信息，产生脉冲边沿和幅度可调的超高速脉冲信号，改进了现有高速脉冲信号发生器性能，方波指标达到220MHz能满足众多用户的需求。本发明所述的超高速脉冲信号发生器的方法及装置还可以嵌入到函数/任意波形发生器中作为其子系统，以提升函数/任意波形发生器的品质。 

发明内容

本发明公开的超高速脉冲信号发生器的方法及装置，由I/O外设模块（101）、微控制器模块（102）、总线隔离模块（103）、波形生成&控制模块（104）、脉冲源模块（200）、脉冲生成模块（300）、电平匹配模块（109）、脉冲边沿调整模块（110）、脉冲幅度控制模块（130）、缓冲输出模块（140）、控制电平生成模块（400）、逻辑转换模块（161）、箝位电平跟踪模块（120）组成，其中：

a)  所述的I/O外设模块（101）、微控制器模块（102）、总线隔离模块（103）、波形生成&控制模块（104）、脉冲源模块（200）、脉冲生成模块（300）、电平匹配模块（109）、脉冲边沿调整模块（110）、脉冲幅度控制模块（130）、缓冲输出模块（140）依次相连接；

b)  所述的I/O外设模块（101）通过双向总线BUS_I/O与微控制器模块（102）相连接、微控制器模块（102）通过双向总线BUS_S0与总线隔离模块（103）的I/O端口相连接、总线隔离模块（103）的O/I端口通过双向总线BUS_S1与波形生成&控制模块（104）的端口A相连接、波形生成&控制模块（104）的端口B通过总线BUS_C与脉冲源模块（200）的输入端口相连接、脉冲源模块（200）的输出与脉冲生成模块（300）的周期信号输入端口OSC相连接；

c)    所述的波形生成&控制模块（104）的端口C通过总线BUS_R与控制电平生成模块（400）的输入端口相连接、控制电平生成模块（400）的输出端口1通过模拟输出信号线DAC_REF与脉冲生成模块（300）的参考输入端口REF相连接、脉冲边沿调整模块110的输入端口adj与控制电平生成模块（400）的输出端口2相连接，受模拟输出信号DAC_Is123控制；箝电平跟踪模块（120）的输入端口CON1与脉冲幅度控制模块（130）的输入端口loc相连接，受控制电平生成模块（400）的输出端口4输出的模拟信号DAC_Is控制；箝位电平跟踪模块（120）的输入端口CON2与脉冲幅度控制模块（130）的输入端口hoc相连接，受控制电平生成模块（400）的输出端口3输出的模拟信号DAC_VH控制；

d)   所述的波形生成&控制模块（104）的端口D通过总线BUS_S与逻辑转换模块（161）的输入端口相连接、逻辑转换模块（161）的输出端口通过总线DATA_SET与脉冲边沿调整模块（110）的输入端口sw相连接。

    所述的超高速脉冲信号发生器的方法及装置，其脉冲边沿调整模块（110）的特征在于：

a)  所述的脉冲边沿调整模块（110）由射极耦合电流开关单元（111）、边沿微调_1单元（112）、边沿微调_2单元（113）、边沿设定单元（114）和基极匹配电平生成单元（117）组成； 

b)  所述的射极耦合电流开关单元（111）由两支射极耦合的三极管T1和T2组成；

c)   所述的边沿微调_1单元（112）和边沿微调_2单元（113）由受电流源电路组成，边沿微调_1单元（112）的输入端口与边沿微调_2单元（113）的输入端口相连接，受控制电平生成模块（400）输出端口1输出的模拟输出信号DAC_Is123控制，对脉冲边沿时间进行微调，其中，边沿微调_1单元（112）是输出两路数值相等的放流型电流源Is1=Is2、边沿微调_2单元（113）是输出一路吸流型电流源Is3，数值上Is3=2*Is1=2*Is2；

d)  所述的边沿设定单元（114）由挂到两支三极管T1和T2集电极的电容器组 Cz1、Cz2（116）以及切换开关单元(115)组成，控制信号DATA_SET用来切换挂到两支三极管T1和T2集电极上电容器的个数，以改变充放电的时间常数，实现对边沿时间的分档粗调；

e)   所述的基极匹配电平生成单元（117）是由四支高速二极管接成的二极管桥式电路组成，形成的两个二极管不同极性连接节点分别接在T1管和T2管的集电极、形成的共阳极节点与基极匹配电平生成单元（117）输入的低箝位电平信号V-相连接、形成的共阴极节点与基极匹配电平生成单元（117）输入的高箝位电平信号V+相连接。

所述的超高速脉冲信号发生器的方法及装置，其箝位电平跟踪模块（120）的特征在于：

a)   所述的箝位电平跟踪模块（120）由低箝位电平运算单元（123）和高箝位电平运算单元（124）组成，高箝位电平运算单元（124）的输出端接到脉冲边沿调整模块（110）中的基极匹配电平生成单元（117）的共阴极节点并为之提供高箝位电平V+、低箝位电平运算单元（123）的输出端接到脉冲边沿调整模块（110）中的基极匹配电平生成单元（117）的共阳极节点并为之提供低箝位电平V-；

b)  所述的低箝位电平运算单元（123）和高箝位电平运算单元（124）的输入端接控制信号DAC_VH和DAC_Is，改变DAC_VH和DAC_Is的大小则改变了箝位电平跟踪模块（120）的输出电平V-和V+，从而调整脉冲边沿调整模块（110）中的电容器组（116）充放电结束时的高低跳变电平，既脉冲幅度控制模块（130）两个基极输入端b3、b4的高低跳变电平，以使幅度控制模块（130）中的幅度控制电流开关单元（131）中导通三极管工作在非饱和模式。

所述的超高速脉冲信号发生器的方法及装置，其脉冲幅度控制模块（130）的特征在于：

a) 所述的脉冲幅度控制模块（130）由幅度控制电流开关单元（131）、输出脉冲高电平设定单元（132）和输出脉冲低电平设定单元（133）组成；

b) 所述的幅度控制电流开关单元（131）是由两支三极管T3和T4、两支数值相等的发射极电阻Re3和Re4、两个数值相等的集电极电阻Rc3和Rc4组成的电流开关电路；

c) 所述的输出脉冲高电平设定单元（132）是一个受模拟信号DAC_VH控制的电压源电路，其输出端与幅度控制电流开关单元（131）中两支集电极电阻的连接点相连接，为幅度控制电流开关单元（131）提供集电极电平VH，VH的大小决定了所述的超高速脉冲信号发生器输出脉冲的高电平VOUTH；

d) 所述的输出脉冲低电平设定单元（133）是一个输出电流为Is的吸流型电流源，其输入端接控制信号DAC_Is，输出端接幅度控制电流开关单元（131）中的两支三极管发射极电阻Re3和Re4的连接点，为幅度控制电流开关单元（131）提供恒定电流Is，调节Is大小可以控制输出脉冲的低电平VOUTL；

e) 所述的脉冲幅度控制模块（130）的输入端口b3_b4接脉冲边沿调整模块（110）中的射极耦合电流开关单元（111）的两支三极管T1和T2集电极，脉冲幅度控制模块（130）的输出由幅度控制电流开关单元（131）中三极管T4的集电极引出，接后级缓冲输出模块（140）的输入端，缓冲输出模块（140）的输出是所述的超高速脉冲信号发生器的脉冲输出端口（141）。

附图说明

  附图1是本发明所述的超高速脉冲信号发生器的方法及装置的系统结构框图，编号101是I/O外设模块、102是微控制器模块、103是总线隔离模块、104是波形生成&控制模块、200是脉冲源模块、300是脉冲生成模块、109是电平匹配模块、110是脉冲边沿调整模块、120是箝位电平跟踪模块、130是脉冲幅度控制模块、140是缓冲输出模块、141是超高速脉冲信号发生器的脉冲输出端口、400是控制电平生成模块、161是逻辑转换模块。

  附图2是脉冲边沿调整模块（130）的结构框图，图中编号110是脉冲边沿调整模块、111是射极耦合电流开关单元、112是边沿微调_1单元、113是边沿微调_2单元、114边沿设定单元、115是切换开关单元、116是两个边沿调整电容器组Cz1和Cz2单元、117是基极匹配电平生成单元。

附图3是箝位电平跟踪模块（120）的结构框图，图中编号120是箝位电平跟踪模块、123是低箝位电平运算单元、124是高箝位电平运算单元。

附图4是脉冲边沿调整模块（110）、脉冲幅度控制模块（130）和箝位电平跟踪模块（120）之间的连接关系与用来说明工作原理用图。图中110是脉冲边沿调整模块、114是图2中简化了切换开关（115）且电容器组（116）只有两支电容器C1和C2情况下的边沿设定单元（114）的框图、131是幅度控制电流开关单元、132是输出脉冲高电平设定单元、133是输出脉冲低电平设定单元。

附图5是脉冲源模块（200）的一种实现结构框图，编号200是脉冲源模块、201是数字DDS单元、202是 DAC（模数转换器）单元、203是LPF (低通滤波器)单元、204是脉冲源的输出信号。

附图6是脉冲生成模块（300）的一种实现方案框图，图5中编号300是脉冲生成模块、301是来自脉冲源模块的周期信号输入端端OSC、302是基准电平输入端、303是高速比较器单元、304是具有设定占空比的方波脉冲信号输出端。

附图7是控制电平生成模块（400）的结构框图，编号400是控制电平生成模块、401是DAC（数模转换器）单元、402是模拟多路开关MUX单元，403是一组保持电容（CS/H1、CS/H2、CS/H3、CS/H4）、404是一组缓冲放大单元（缓冲放大_1、缓冲放大_2、缓冲放大_3、缓冲放大_4）。

附图8是脉冲边沿调整模块（110）中边沿微调_1单元（112）和边沿微调_2单元（113）的一种实施实例用图。

附图9是脉冲边沿调整单元（110）中的边沿设定单元（114）的一种实施实例用图。

附图10是脉冲幅度控制模块（130）中的输出脉冲高电平设定单元（132）的一种实施实例用图。

附图11是脉冲幅度控制模块（130）中的输出脉冲低电平设定单元（133）的一种实施实例用图。

附图12是箝位电平跟踪模块中的高箝位电平运算单元（123）和低箝位电平运算单元（124）的一种具体实施实例用图。

附图13 是缓冲输出模块（140）的一种实施实例用图。

具体实施方式

工作原理

 下面介绍工作原理。

在给出具体实施之前，先对脉冲边沿调整模块（110）、脉冲幅度控制模块（130）以及箝位电平跟踪模块（120）之间的连接关系和工作原理进一步说明，上述3个模块之间连接关系如图4所示。

    如图1所示，用户从I/O外设模块（101）的中的键盘或触摸屏输入命令和数据以设定超高速脉冲信号发生器输出脉冲的频率、输出脉冲的高低电平、脉冲波形边沿时间和占空比等信息并通过BUS_I/O总线发送给微控制器模块（102），再由微控制器模块（102）通过BUS_S0总线、总线隔离模块（103）和BUS_S1总线发送给波形生成&控制模块（104），波形生成&控制模块（104）一方面通过B口和BUS_C总线将产生的给定频率的周期波形送给脉冲源模块（106）的输入端口，另一方面通过控制电平生成模块（400）输出与占空比相应的直流电平信号DAC_REF送给脉冲生成模块300的输入端REF；脉冲源模块（200）输出的周期信号送到脉冲生成模块（300）的输入端口OSC，脉冲生成模块（300）输出一个具有相应频率和占空比的方波信号，经过电平匹配模块（109）产生与脉冲边沿调整模块（110）输入端口b1_b2相适应的差分脉冲信号确保脉冲边沿调整模块（110）稳定工作。

波形生成&控制模块（104）的输出端口D通过BUS_S总线以及逻辑转换模块（161）输出并行的开关控制信号DATA_SET，控制脉冲边沿调整模块（110）中的边沿设定单元（114）中的电容切换，实现对输出脉冲边沿时间的粗调；波形生成&控制模块（104）的输出端口C通过BUS_R总线以及控制电平生成模块（400）输出DAC_IS123信号实现对输出脉冲边沿时间的微调。

所述的脉冲边沿调整模块（110）的输出与脉冲幅度控制模块（130）的输入口b3_b4相连接，使脉冲边沿调整模块（110）构成了脉冲幅度控制模块（130）的基极回路；

所述的脉冲边沿调整模块（110）具有多重功能：

其一，由用户通过I/O外设模块（101）设定的脉冲频率和占空比命令，经由总线BUS_I/O、微控制器单元（102）、总线BUS_S0、总线隔离模块（103）、总线BUS_S1、波形生成&控制模块（104）、脉冲源模块（200）、脉冲生成模块（300）、电平匹配模块（109）传送并生成的脉冲频率和占空的方波脉冲信号传送到脉冲边沿调整模块（110）的输入端口b1_b2，在脉冲电平跳变既脉冲状态转换期间由脉冲边沿调整模块（110）加上设定的脉冲边沿的时间信息；

其二，所述的脉冲幅度控制模块（130）的输出脉冲高电平VOUTH和输出脉冲低电平VOUTL是模拟输入信号VDAC_VH和VDAC_IS的线性函数，通过调节模拟控制信号VDAC_VH和VDAC_IS便可完成用户设定输出脉冲高VOUTH和低电平VOUTL。在通过模拟控制信号VDAC_VH和VDAC_IS对脉冲幅度控制模块（130）输出电平VOUT进行大幅度调整时，脉冲幅度控制模块（130）中包含的幅度控制电流开关单元（131）中的T4管集电极电平既输出电平VOUT大幅度变化，使幅度控制电流开关单元（130）中的两支三极管T3、T4的工作点发生变化，这就要求T3、T4管的基极电平Vb3、Vb4实时跟踪脉冲幅度控制模块（130）输出电平既T4管集电极输出电平VOUT的变化，确保T3和T4管组成的幅度控制电流开关单元（131）工作在非饱和模式。箝位电平跟踪模块（120）配合脉冲边沿调整模块（110）中的基极匹配电平生成单元（117）就是为解决这个技术瓶颈而设，箝位电平跟踪模块（120）的输入端口CON1和CON2与脉冲幅度控制模块（130）的输入端loc和hoc相连接，受模拟控制信号VDAC_VH和VDAC_IS控制，箝位电平跟踪模块（120）的输出端口与脉冲边沿调整模块（110）中的基极匹配电平生成单元（117）的输入端口相连接，箝位电平跟踪模块（120）输出的箝位高电平V+和箝位低电平V-通过脉冲边沿调整模块（110）中的基极匹配电平生成单元（117），可产生与箝位高电平V+和箝位低电平V-有固定关系的T3、T4管的基极电平Vb3、Vb4，当调节模拟控制信号VDAC_VH和VDAC_Is使输出电平VOUT变化时，根据设计的跟踪运算模型，箝位电平跟踪模块（120）输出的箝位电平信号V+和V-实时跟踪输出电平VOUT的变化，通过基极匹配电平生成单元（117）生成了与输出电平VOUT相匹配的T3、T4管的基极最佳的跳变电平Vb3、Vb4，实现了脉冲状态持续。

综上述，脉冲边沿调整模块（110）中的边沿设定单元（114）加上了脉冲波形的边沿信息、基极匹配电平生成单元（117）生成了脉冲幅度控制模块（130）的基极输入端口b3_b4既回路所需的最佳的基极跳变电平完成了脉冲波形的状态转化和状态持续两部分功能。脉冲边沿时间和脉冲平顶都在脉冲边沿调整模块（110）中综合的，但脉冲边沿时间的调节和脉冲平顶的生成是相互独立的，而脉冲幅度或输出高低电平的调节或设定是在脉冲幅度控制模块（130）中独立完成的，由于脉冲边沿调整模块（110）是脉冲幅度控制模块（130）的基极回路，鉴于三极管的隔离作用，使得输出脉冲高低电平只由输出脉冲高电平设定单元（132）和输出脉冲低电平设定单元（133）的输入模拟控制信号VDAC_VH和VDAC_IS决定。

箝位电平跟踪模型

将图1中的边沿设定单元（114）中的电容器组Cz1、Cz2（116）切换到两组各有一个电容器C1、C2的简单情形说明原理，如图3所示。

设Is1=Is2=Is3/2、电容C1=C2，又设T1管基极b1电平上跳、T2管基极b2电平下跳，此时电容C1以（Is3─Is1）大小的恒定电流放电，T1集电极既T3管基极电平Vb3线性下降；同时电容C2以Is2大小的恒定电流充电，T2集电极既T4管基极b4电平Vb4线性上升，当Vb3下降到特定值Vb3HL=V-─VD1时，二极管D1导通，C1放电结束，T1管集电极既T3管基极电平Vb3被箝位在这个特定值Vb3HL上；与此同时C2上的电压充电到特定值Vb4LH=V++VD4时，C2充电结束，T2管的集电极既T4管基极电平Vb4被箝位在特定值Vb4LH上，完成了一次T1管集电极既T3管基极电平由高到低产生的下降沿以及T2集电极既T4管基极输出电平由低到高产生的上升沿时间以及输出电平高低的调整，脉冲状态进入平顶阶段，此过程映射到脉冲幅度控制模块（130），完成了一次输出脉冲下降沿边沿时间的调整。T1管基极b1电平下跳、T2管基极b2电平上跳引起的T4管集电极电平由低变高的边沿调整过程与上述过程类似。

边沿调整时间由式Tadj=V*C/I确定，式中C为调整边沿的充放电电容 C1或C2；式中I为充放电电流，既为放电电流Is3─Is1或充电电流Is2；式中V是电容充放电过程两端电压变化的增量，取决于充、放电结束时的高箝位电平V+与低箝位电平V-的取值。

脉冲边沿调整模块（110）、箝位电平跟踪模块（120）和脉冲幅度控制模块（130）的连接关系如图4所示，可建立箝位电平跟踪模块（120）的跟踪运算模型：

输出脉冲高电平 VOUTH=VH

输出脉冲幅度 VPP=RC4*Ic4=RC4*IS

输出脉冲低电平 VOUTL=VH─VPP =VH─Rc4*Ic4 =VH─RC4*IS

通过调节控制信号VDAC_VH可设定输出高电平VOUTH =VH；通过调节IS可设定输出脉冲的低电平VOUTL。

VOUTH、VOUTL与变量VDAC_VH、VDAC_IS的关系：

VOUTH=VH=kV*VDAC_VH，式中kV =VH/VDAC_VH为输出脉冲高电平设定单元（132）的电压增益；

VOUTL=VH─RC4*Is

      =kv*VDAC_VH─RC4*kG*VDAC_Is，式中kG=Is/VDAC_Is为输出脉冲低电平设定单元（133）的互导增益；

箝位电平V+、V-与输出脉冲电平VOUTH、VOUTL的关系：

由于VOUTL=VH─Rc4*IS =VH─Rc4 * kG*VDAC_Is

设T3管截止、T4管导通，又设各管的基极和发射极之间电压Vbe的典型值为0.7V，为避免T4管饱和，其集电极和发射极之间电压Vce4至少不能低于临界饱和值0.7V，这样T4管发射极电平Ve4应低于集电极电平VC4一个0.7V，既

Ve4=VC4─0.7=VOUTL─0.7

若忽略基极电流，则T4基极输入的最低高电平为

Vb4LH≈Ve4+0.7=VOUTL─0.7+0.7=VOUTL

       = kv*VDAC_VH─RC4*kG*VDAC_Is

考虑到Rc3=Rc4、Re3=Re4、T3和T4管的电流放大倍数β3=β4，且按IC3≈Ie4计算，T3管的基极和发射极电压Vbe3至少应承受0.7V反压。

沿着T4管基极b4、T4管的发射结、发射极电阻Re4、T3管发射极电阻Re3、T3的发射结到T3基极b3这个路径，可得T3管截止、T4管导通时T3管基极所需要输入的最高低电平为

Vb3HL=Vb4LH─Vbe4─Re4*IS─Vbe3R

=VOUTL─Re4*IS─1.4

      = kv*VDAC_VH─RC4*kG*VDAC_Is─Re4* kG*VDAC_Is─1.4

式中，Vbe3R是三极管基极发射极承受的反向电压，

由于脉冲边沿调整模块（110）的边沿调整结束时既电容充电结束时，脉冲幅度控制模块（130）的一个基极上跳电平应箝位在V++VD= VbLH；另一个基极下跳电平应箝位在V-─VD= VbHL，按VD1=VD2=VD3=VD4=VD=0.7V计算，且参照图4中基极匹配电平生成单元（120）中二极管桥的电路可得

     V+= VbLH ─VD 和V- = VbHL+VD

   将上述关系代入，最终得  

V+= kv*VDAC_VH─RC4*kG*VDAC_Is─VD

        = kv*VDAC_VH─RC4*kG*VDAC_Is─0.7

        V- =VbHL+VD

=kv*VDAC_VH─RC4*kG*VDAC_Is─Re4*kG*VDAC_Is─1.4+ VD

= kv*VDAC_VH─RC4*kG*VDAC_Is─Re4*kG*VDAC_Is─0.7

上述二式即为箝位电平模型。

各模块实施方案举例

各模块具体实施实例介绍如下。

（一）、微控制器模块、I/O外设模块、总线和总线隔离模块

微控制器模块（102）一般选择微处理器实现，可以选用DSP处理器、ARM处理器、单片机、酷睿CPU及接口或者PC104板等，对于本发明的精神无实质性区别。例如选用SAMSUNG公司的ARM处理器S3C2410/2440等，还可选意法半导体公司的STM32F10X/20X/40X等微处理器，还可根据需要扩程序展存储器、数据存储器或SD卡等；I/O外设模块包括键盘模块、触摸屏模块、显示器模块，还可以根据整机的需要增减。例如，局域网接口、USB接口、GPIB接口等，灵活性较大；

连接微控制器模块（102）和波形生成&控制模块（104）的总线可以是并行总线，也可以是串行总线，可以根据需要进行隔离，也可以不隔离；对于串行总线，可使用UART总线或SPI总线等。采用串行总线隔离较方便，总线隔离单元一般选成品数字隔离器芯片或光耦，例如美国AD公司采用磁介质隔离的ADuM14XX系列芯片等。

（二）、波形生成&控制模块

本发明所述的波形生成&控制模块（104）可以由FPGA（现场可编程门阵列）芯片实现，所述的FPGA可以是Xilinx公司生产的，也可以是Altera公司等生产的芯片，对于本发明无实质性区别，采用VHDL或Verilog HDL硬件语言描述内部逻辑并生成波形控制逻辑电路。

（三）、脉冲源模块

所述的构成脉冲源（106）的方案较多，但都需要高稳定度的信号源。一种实施方案是将稳定的晶振信号经整形放大后作为脉冲源；还可采用DDS（直接数字频率合成）方法作为另一种方案， DDS可选市售成品DDS芯片，例如美国AD公司的AD9854、AD9910、AD9954等型号的市售芯片，后级需接LPF（低通滤波器）；也可以由FPGA或CPLD芯片自行设计的DDS，自行设计的数字DDS逻辑电路可与波形生成&控制模块104合在一片FPGA芯片中，图5给出一种FPGA中内置数字DDS+高速DAC的方案的结构框图，图中200是脉冲源模块、201是FPGA内置数字DDS单元、202是外加的高速DAC（数模转换器）单元、203是LPF（低通滤波器）单元，LPF输出稳定的带限周期信号（204）送到后级脉冲生成模块（108）的一个输入端口OSC。

（四）、脉冲生成模块和电平匹配模块

图5给出了所述的脉冲生成模块（300）的一种以比较器单元（303）为核心的实施方案，例如采用高速比较器ADCMP564芯片，可产生占空比可调的方波脉冲（304），其一个输入端口OSC是周期信号输入端（301），另一个输入端口REF输入基准电平（302），调节基准电压的大小，可调节比较器输出波形的占空比；高速比较器的输出多为双端差分输出，例如ECL或PECL电平，可采用电阻串并联、下拉与分压电路或采用逻辑转换芯片等方法达到与脉冲边沿调整模块（110）的基极b1、b2输入差分电平匹配的要求。

（五）、控制电平生成模块

所述的控制电平生成模块（400）的一种实施方案如图7所示，图7中核心器件是DAC（数模转换器）单元（401），可根据控制精度要求选择DAC芯片的分辨率及具体芯片，还可选用多通道输出的DAC。本实施实例采用一片DAC芯片+模拟多路开关MUX+输入端具有保持电容的多路缓冲放大模式，缓冲放大单元（404）可由运算放大器接成同相组态放大电路或跟随器模式实现，输入端各接入一个保持电容CS/H（403），由波形生成&控制模块（104）中的控制逻辑按一定的扫描周期通过模拟多路开关MUX单元（402）轮流向缓冲放大_1~缓冲放大_4单元（404）输出更新数据，各路更新数据映射到各路保持电容CS/Hi（403）（i=1、2、3、4）上，各路缓冲放大输出的VDAC_VH、VDAC_IS、VDAC_Is123、VDAC_REF四个模拟信号则是生成的电平控制信号。

（六）、脉冲边沿调整模块

所述的脉冲边沿调整模块（110）框图如图2所示，由射极耦合电流开关单元（111）、边沿微调_1单元（112）、边沿微调_2单元（113）、边沿设定单元（114）、基极匹配电平生成单元（117）构成，其中，边沿设定单元（114）中包括切换开关单元（115）和是电容器组Cz1、Cz2（116）；整体上脉冲边沿调整模块（110）的信号输入端口是b1_b2；信号输出端口是b3_b4；基极匹配电平生成单元（117）的输入是箝位高电平V+和箝位低电平V-；模拟控制信号DAC_IS123是用来控制边沿微调_1单元（112）和边沿微调_2单元（113）的控制电压信号；并行控制开关信号DATA_SET用来控制边沿设定单元（114）中的切换开关动作，来控制切换到电路中电容器组中电容器的个数；

附图8是脉冲边沿调整模块中边沿微调_1单元（112）和边沿微调_2单元（113）的一种实施方案举例；

附图9是脉冲边沿调整模块（110）中的边沿设定单元（114）的一种具体实施方案举例；

附图2中的基极匹配电平生成单元（117）的具体实现方案是如图4中的四支二极管D1、D2、D3和D4接成的二极管桥式电路。

（七）、脉冲幅度控制模块

所述的脉冲幅度控制模块（130）的一种实施方案举例如图4所示，它由幅度控制电流开关单元（131）、输出脉冲高电平设定单元（132）、输出脉冲低电平设定单元（133）组成。其中，幅度控制电流开关单元（131）中包含两支三极管T3和T4、两只阻值相等的集电极电阻RC3和RC4、两只阻值相等的发射极电阻Re3和 Re4组成了对称结构的电流开关电路，本实施实例采用两支三极管构成的幅度控制电流开关单元（131），还可采用高速结型或绝缘栅场效应管，对于本发明并无实质上的不同之处；

所述的输出脉冲高电平设定单元（132）是一个输出电压可在一定范围内调节的受控电压源电路，本实施实例给出的一种实施方案如图10所示，它由一支接成同相组态的运放UV1来驱动由TV1、TV2两只三极管组的成互补电路，运放输入端受模拟输入信号VDAC_VH控制；

     所述的输出脉冲低电平设定单元（133）应该是一个吸流型可调电流源电路，本实施方式给出的一种具体实施方案如图11所示，它由双运放UIA、UIB和两支三极管TI1、TI2接成的吸流型可调电流源电路实现，运放输入由模拟输入信号VDAC_Is来控制Is大小。

（八）、箝位电平跟踪模块

箝位电平跟踪模块（120）是一种三个运算放大器组成的加减运算电路，实施方案如图12所示， 对照图中的运放电路可列出下列公式

(1)、                                                 ──

 对照：V+= kv*VDAC_VH─RC4*kG*VDAC_Is─0.7

可得：， ，， 

取，，=0.7，式中：=

(2)、 ───

对照： V-= kv*VDAC_VH─RC4*kG*VDAC_Is─Re4*kG*VDAC_Is─0.7

可得：，， 以及

取，，，，，，  

图12中给出的是由易于计算电路常数的加减运算电路实现的。

（九）逻辑转换模块

逻辑转换模块（161）的核心是串并转换连接电路，旨在节省波形生成&控制模块的输出引线，简少系统PCB走线，可以采用成品串并转换器件，如74HC164、74HC595等，也可采用FPGA（现场可编程门阵列）内部逻辑单元通过编程实现，但输出要加驱动元件。

（十）、缓冲输出模块

由射极跟随器实现，图13给出了一种具体实施方案。

所述的超高速脉冲信号发生器的方法及装置的实施方式中的具体实施实例，应理解为仅为本发明的实现方式之一，并不用于限定本发明的保护范围，凡在本发明的精神和设计原则之内，对具体实施实例所做的任何不改变结构的变形方案、等同替换、无本质结构不同的改进等，都应视为包含在本发明的保护范围之中。    

Claims (5)

1.本发明公开的超高速脉冲信号发生器的方法及装置，所述的超高速脉冲信号发生器装置包括：

I/O外设模块（101）、微控制器模块（102）、总线隔离模块（103）、波形生成&控制模块（104）、脉冲源模块(200)、脉冲生成模块(300)、电平匹配模块(109)、脉冲边沿调整模块(110)、脉冲幅度控制模块(130)、缓冲输出模块(140)、控制电平生成模块(400)、逻辑转换模块(161)、箝位电平跟踪模块(120)。

2.根据权利要求1所述的超高速脉冲信号发生器装置，其特征在于内部各模块之间的连接关系为：

（1）、所述的I/O外设模块（101）、微控制器模块（102）、总线隔离模块（103）、波形生成&控制模块（104）、脉冲源模块（200）、脉冲生成模块（300）、电平匹配模块（109）、脉冲边沿调整模块（110）、脉冲幅度控制模块（130）、缓冲输出模块（140）依次相连接；

（2）、所述的I/O外设模块（101）通过双向总线BUS_I/O与微控制器模块（102）相连接、微控制器模块（102）通过双向总线BUS_S0与总线隔离模块（103）的I/O端口相连接、总线隔离模块（103）的O/I端口通过双向总线BUS_S1与波形生成&控制模块（104）的端口A相连接、波形生成&控制模块（104）的端口B通过总线BUS_C与脉冲源模块（200）的输入端口相连接、脉冲源模块（200）的输出与脉冲生成模块（300）的周期信号输入端口OSC相连接；

（3）、所述的波形生成&控制模块（104）的端口C通过总线BUS_R与控制电平生成模块（400）的输入端口相连接、控制电平生成模块（400）的输出端口1通过模拟输出信号线DAC_REF与脉冲生成模块（300）的基准电平输入端口REF相连接、脉冲边沿调整模块（110）的输入端口adj与控制电平生成模块（400）的输出端口2相连接，受模拟输出信号DAC_Is123控制；箝电平跟踪模块（120）的输入端口CON1与脉冲幅度控制模块（130）的输入端口loc相连接，受控制电平生成模块（400）的输出端口4输出的模拟信号DAC_Is控制；箝位电平跟踪模块（120）的输入端口CON2与脉冲幅度控制模块（130）的输入端口hoc相连接，受控制电平生成模块（400）的输出端口3输出的模拟信号DAC_VH控制；

（4）、所述的波形生成&控制模块（104）的输出端口D通过总线BUS_S与逻辑转换模块（161）的输入端口相连接、逻辑转换模块（161）的输出端口通过总线DATA_SET与脉冲边沿调整模块（110）的输入端口sw相连接。

3.根据权利要求1所述的超高速脉冲信号发生器的方法及装置，所述的脉冲边沿调整模块（110）的特征在于：

（1）、所述的脉冲边沿调整模块（110）包括射极耦合电流开关单元（111）、边沿微调_1单元（112）、边沿微调_2单元（113）、边沿设定单元（114）和基极匹配电平生成单元（117）； 

（2）、所述的射极耦合电流开关单元（111）由两支射极耦合的三极管T1和T2组成；

（3）、所述的边沿微调_1单元（112）和边沿微调_2单元（113）由受控电流   源电路组成，边沿微调_1单元（112）的输入端口与边沿微调_2单元（113）的输入端口相连接，受控制电平生成模块（400）输出端口2输出的模拟输出信号DAC_Is123控制，对脉冲边沿时间进行微调，其中，边沿微调_1单元（112）是输出两路数值相等的放流型电流源Is1=Is2、边沿微调_2单元（113）是输出一路的吸流型电流源Is3，数值上Is3=2*Is1=2*Is2；

（4）、所述的边沿设定单元（114）由挂到两支三极管T1和T2集电极的电容器组 Cz1、Cz2（116）以及切换开关单元（115）组成，控制信号DATA_SET用来控制切换挂到两支三极管T1和T2集电极电容器的个数，不同个数的电容器改变充放电的时间常数，实现对边沿时间的分档粗调；

（5）、所述的基极匹配电平生成单元（117）是由四支高速二极管接成的二极管桥式电路组成，形成的两个二极管不同极性连接节点分别接在T1管和T2管的集电极、形成的一个共阳极节点与基极匹配电平生成单元（117）输入的低箝位电平信号V-相连接、形成的一个共阴极节点与基极匹配电平生成单元（117）输入的高箝位电平信号V+相连接。

4.所述的超高速脉冲信号发生器的方法及装置，所述的箝位电平跟踪模块（120）的特征在于：

（1）、所述的箝位电平跟踪模块（120）由低箝位电平运算单元（123）和高箝位电平运算单元（124）组成，高箝位电平运算单元（124）的输出端接到脉冲边沿调整模块（110）中的基极匹配电平生成单元（117）的共阴极节点并为之提供高箝位电平信号V+、低箝位电平运算单元（123）的输出端接到脉冲边沿调整模块（110）中的基极匹配电平生成单元（117）的共阳极节点并为之提供低箝位电平信号V-；

（2）、所述的低箝位电平运算单元（123）和高箝位电平运算单元（124）的输入端接控制信号DAC_VH和DAC_Is，改变DAC_VH和DAC_Is的大小则改变了箝位电平跟踪模块（120）的输出电平V-和V+，从而调整脉冲边沿调整模块（110）中的电容器组（116）的充放电结束时的高低跳变电平，既脉冲幅度控制模块（130）两个基极输入端b3、b4的高低跳变电平，以使幅度控制模块（130）中的幅度控制电流开关单元（131）工作在非饱和模式。

5. 所述的脉冲幅度控制模块(130)的输入端口b3_b4接脉冲边沿调整模块(110)中的射极耦合电流开关单元(111)的两只三极管T1和T2集电极的输出端，脉冲幅度控制模块(130)的输出由幅度控制电流开关单元(131)中的三极管T4的集电极引出，接缓冲输出模块(140)的输入端口，缓冲输出模块(140)的输出口是所述的超高速脉冲信号发生器的超高速脉冲输出端口(141)。