CN104143604A - 磁阻结构及其制造方法 - Google Patents

磁阻结构及其制造方法 Download PDF

Info

Publication number
CN104143604A
CN104143604A CN201310291378.7A CN201310291378A CN104143604A CN 104143604 A CN104143604 A CN 104143604A CN 201310291378 A CN201310291378 A CN 201310291378A CN 104143604 A CN104143604 A CN 104143604A
Authority
CN
China
Prior art keywords
patterning
dielectric
magneto
etch processes
horizontal part
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201310291378.7A
Other languages
English (en)
Inventor
刘富台
李干铭
傅乃中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Voltafield Technology Corp
Original Assignee
Voltafield Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Voltafield Technology Corp filed Critical Voltafield Technology Corp
Publication of CN104143604A publication Critical patent/CN104143604A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/01Manufacture or treatment
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R33/00Arrangements or instruments for measuring magnetic variables
    • G01R33/02Measuring direction or magnitude of magnetic fields or magnetic flux
    • G01R33/06Measuring direction or magnitude of magnetic fields or magnetic flux using galvano-magnetic devices
    • G01R33/09Magnetoresistive devices
    • G01R33/093Magnetoresistive devices using multilayer structures, e.g. giant magnetoresistance sensors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/10Magnetoresistive devices

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Hall/Mr Elements (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

一种磁阻结构,包含基板及图案化的迭层结构。基板具有一背表面及包含一梯级部的一前表面。图案化的迭层结构系位于前表面的梯级部上,并且包含磁阻层、导电覆层及介电硬屏蔽。梯级部具有与该背表面平行的一上表面、与该背表面平行的一下表面、连接该上表面与该下表面的不平行于该背表面的一段差。本发明的有益效果是磁阻结构的迭层结构中具有介电硬屏蔽层,以确保结构的完整性与无缺陷。

Description

磁阻结构及其制造方法
技术领域
本发明是有关于一种磁阻结构,且特别是有关于一种梯级部上的磁阻结构。
背景技术
一般而言,微影与蚀刻技术为形成微细图案时的优先选择,微影所用的感光屏蔽材料亦为良好的蚀刻屏蔽,能保护欲留下的图案不受蚀刻剂的侵蚀。然而,在某些情况下由于待蚀刻物过厚、和感光屏蔽间无良好的蚀刻选择比、或其他因素,使得在蚀刻时产生意想不到的缺陷或蚀刻后无法得到期望的图案。
发明内容
本发明的目的在于提供一种磁阻结构,此磁阻结构的迭层结构中具有介电硬屏蔽层,以确保结构的完整性与无缺陷。
本发明提出一种磁阻结构,包含:基板,具有一背表面及包含一梯级部的一前表面;及图案化的迭层结构,位于该前表面的该梯级部上并包含磁阻层、导电覆层及介电硬屏蔽,其中该梯级部具有与该背表面平行的一上表面、与该背表面平行的一下表面、连接该上表面与该下表面的不平行于该背表面的一段差。
本发明提出一种磁阻结构的形成方法,包含下列步骤:提供一基板,此基板具有一背表面及包含一梯级部的一前表面;毯覆一迭层结构于该基板的该前表面上,此迭层结构包含磁阻层、导电覆层及介电硬屏蔽层;图案化该介电硬屏蔽层以形成图案化的介电硬屏蔽层;以该图案化的介电硬屏蔽层作为屏蔽来图案化该磁阻层与该导电覆层。
为让本发明的上述目的、特征和优点更能明显易懂,下文将以实施例并配合所附图式,作详细说明如下。需注意的是,所附图式中的各组件仅是示意,并未按照各组件的实际比例进行绘示。
附图说明
图1与图2A-2B显示磁阻结构的形成方法的第一实例。
图1与图3A-3C显示磁阻结构的形成方法的第二实例。
图4A-4C显示根据本发明一实施例的磁阻结构的一形成方法。
具体实施方式
本发明在此所探讨的是一种磁阻结构的形成方法,特别是一种具有一梯级部磁阻层的磁阻结构的形成方法。此磁阻结构可以是磁阻感测组件、磁性内存....等的一部分,但此类感测组件、磁性内存亦可以包含其他结构如:内建自我测试电路;设定/重设定电路;补偿电路;各式用以放大信号、过滤信号、转换信号用的电路;内联机....等。为了能彻底且清楚地说明本发明及不模糊本发明的焦点,便不针对此些常用的结构多做介绍。
下面将详细地说明本发明的较佳实施例,举凡本中所述的组件、组件子部、结构、材料、配置等皆可不依说明的顺序或所属的实施例而任意搭配成新的实施例,此些实施例当属本发明的范畴。在阅读了本发明后,熟知此项技艺者当能在不脱离本发明的精神和范围内,对上述的组件、组件子部、结构、材料、配置等作些许的更动与润饰,因此本发明的专利保护范围须视本说明书所附的申请专利范围所界定者为准,且这些更动与润饰当落在本发明的申请专利范围内。
本发明的图示众多,为了避免混淆,类似的组件以相同或相似的标号表示。图示意在传达本发明的概念及精神,故图中的所显示的距离、大小、比例、形状、连接关系....等皆为示意而非实况,所有能以相同方式达到相同功能或结果的距离、大小、比例、形状、连接关系....等皆可视为等效物而采用的。
请参考图1与2A-2B,其显示了磁阻结构的形成方法的第一实例。在图1中提供基板100,基板100具有背表面1001及包含一梯级部的前表面。前表面上的梯级部由下列者所构成:与背表面1001平行且较远离背表面的上表面1002、与背表面1001平行但较靠近背表面的下表面1003以及连接上表面1002与下表面1003且不平行背表面1001的段差H。换言之,上表面1002与背表面1001间的距离大于下表面1003与背表面1001间的距离,上表面1002与下表面1003间有一高度差。虽然在所有的图示中绘示段差H垂直于背表面1001,但段差H有可能垂直于背表面1001或与背表面1001间夹一不等于直角的角度,较佳的情况是,段差H与上表面1002及下表面1003间的夹角皆为钝角。
仍参考图1,然后在前表面上依序毯覆一磁阻层110与导电覆层120。磁阻层110包含了分别对应至梯级部的上表面1002、段差H与下表面1003的第一水平部112、非水平部111与第二水平部113。导电覆层120亦包含了分别对应至梯级部的上表面1002、段差H与下表面1003的第一水平部122、非水平部121与第二水平部123。磁阻层110包含电阻值会随外在磁场变化而改变的材料,例如铁磁材料(ferromagnet)、反铁磁材料(antiferromagnet)、非铁磁性金属材料、穿隧氧化物材料(tunneling oxide)的一或其组合。磁阻层110较佳地包含坡莫合金(permalloy)。导电覆层120包含导电材料,例如钽、钛、钴、钌、镍、铝或上述者的合金。导电覆层120较佳地包含钛或钽。
仍参考图1,然后在导电覆层120上形成一图案化的感光屏蔽140(后续将简称为感光屏蔽140)。感光屏蔽140的形成方法例如是涂布上一层感光材料,利用一具有期望图案的光罩对此感光材料进行曝光、显影等微影步骤。由于微影技术为熟知此项技艺者所熟知,在此便不赘述。此处应注意的是,由于导电覆层120可能包含具有金属光泽且容易反光的材料而易影响微影步骤的效能,因此在形成感光材料的前,可在导电覆层120上形成选择性的底抗反射层、顶抗反射层及/或介电抗反射层,增进微影效能。感光材料可以是正光阻、负光阻、各种光源(例如g-line、I-line或DUV等)用的光阻、感光树脂等,较佳地为正光阻。
再来请参考图2A,利用感光屏蔽140作为蚀刻屏蔽对下方的导电覆层120与磁阻层110进行一或多道蚀刻,以形成图案化的迭层结构700。迭层结构700包含图案化的导电覆层120'与图案化的磁阻层110’。图案化的导电覆层120'包含经蚀刻的第一水平部122’、未经蚀刻的非水平部121与经蚀刻的第二水平部123’。图案化的磁阻层110’包含经蚀刻的第一水平部112’、未经蚀刻的非水平部111与经蚀刻的第二水平部113’。此处应注意的是,由于被蚀刻的磁阻层与导电覆层具有不易挥发的蚀刻副产物且在蚀刻过程中容易回溅沈积在侧壁,因此可能会形成篱笆缺陷(fence defect)301、302,而造成后续的表面不平整及电性问题。
最后请参考图2B,将用过的感光屏蔽140移除,并形成护层800于迭层图案700上。护层800包含硬度够且能阻挡水气的材料,例如氧化硅、氮化硅、聚酰亚胺、石英、玻璃或上述者的任意组合。在图1与图2A-2B的实例中,由于待蚀刻材料在蚀刻过程中的回溅沈积,造成篱笆缺陷,因此需要一较佳的方法来形成磁阻结构。
请参考图1与3A-3C,其显示了磁阻结构的形成方法的第二实例。由于图1的步骤与第一实例相同,便不再重复赘述。
再来请参考图3A,利用感光屏蔽140作为蚀刻屏蔽对下方的导电覆层120进行蚀刻,以形成图案化的导电覆层120’。此处应说明的是,在此道蚀刻中所用的蚀刻剂主要是用来蚀刻导电覆层120,因此其对导电覆层120的蚀刻率会远大于其对磁阻层110的蚀刻率,然而,在蚀刻的后期或多或少还是会消耗一些磁阻层110。又,导电覆层120是用来作为电流的分流(shunt)路径,因此厚度应尽可能地薄以降低阻值,故导电覆层120的厚度会远小于磁阻层110的厚度。又,由于导电覆层120的厚度远小于磁阻层110的厚度,故在完成导电覆层120的蚀刻后,感光屏蔽140的侧壁较不易形成篱笆缺陷。
再来请参考图3B,以干式及/或湿式剥除制程去除感光屏蔽140而裸露出图案化的导电覆层120’。干式剥除制程可能会用到氧电浆、一氧化碳电浆等,湿式剥除制程可能会用到氨水、硫酸、双氧水、氢氟酸等。
最后参考图3C,利用图案化的导电覆层120’作为蚀刻屏蔽对下方的磁阻层110进行蚀刻。此处应注意,一般磁阻层110与导电覆层120均使用物理气相沉积法(如蒸镀、溅镀)形成于基板100之上,由于侧壁阶梯覆盖率(step coverage)小于平面阶梯覆盖率的缘故,使得在段差H上的非水平部导电覆层121厚度太薄而无法阻挡蚀刻过程中对于段差H周围的较猛烈蚀刻作用,因此,段差H上的导电覆层121与磁阻层111被完全移除,上转角部分的导电覆层122’与磁阻层112以及下转角部分的导电覆层123’与磁阻层113亦会受到移除,导致原本借由非水平部连接在一起的第一水平部、第二水平部完全断开分离。导电覆层120剩下经蚀刻的第一水平部122"与经蚀刻的第二水平部123",磁阻层110剩下经蚀刻的第一水平部112"与经蚀刻的第二水平部113”。即便最后形成护层800,得到的也不是当初规划的图案,为了避免图3C的情况发生,可以增加导电覆层120厚度使得段差H上的磁阻层111获得足够的保护,但此举会增加电流的分流效应而使得磁阻结构效能降低,因此需要一较佳的方法来形成磁阻结构。
请参考图4A-4C,其显示根据本发明一实施例的磁阻结构的一形成方法。图4A系类似于图1,差异在于,感光屏蔽140下方除了毯覆的磁阻层110、导电覆层120外,尚有介电硬屏蔽层130。介电硬屏蔽层130包含了分别对应至梯级部的上表面1002、段差H与下表面1003的第一水平部132、非水平部131与第二水平部133。介电硬屏蔽层130包含氧化硅、氮化硅、氮氧化硅、碳化硅、非晶碳或上述者的任意组合,其材料与厚度的选择俾使介电硬屏蔽层130与下方的导电覆层120的问有高蚀刻选择比且能抵挡导电覆层120与磁阻层110的蚀刻。一般而言介电硬屏蔽层多使用化学气相沉积法形成,相较于物理气相沉积法具有较佳的阶梯覆盖率,因此较适合作为段差H侧壁上的硬屏蔽材料。由于介电硬屏蔽层130的出现,导电覆层120不再当蚀刻屏蔽使用,因此厚度可以大幅降低,有助于减少电流的分流效应。另一方面,导电覆层120在此亦可作为磁阻层110的保护层,避免在沉积或蚀刻介电硬屏蔽层130的过程中化学物质对磁阻层110的伤害。
再来请参考图4B,利用感光屏蔽140作为蚀刻屏蔽对下方的介电硬屏蔽层130进行蚀刻,以形成图案化的介电硬屏蔽层130’。图案化的介电硬屏蔽层130'包含经蚀刻的第一水平部132’、非水平部131与经蚀刻的第二水平部133’。较佳地使用干蚀刻来蚀刻介电硬屏蔽层130,蚀刻剂包含含氟气体如CF4、氧气02、SF6、NH3或上述者的任何组合。此处应说明的是,在此道蚀刻中所用的蚀刻剂主要是用来蚀刻介电硬屏蔽层130,因此其对介电硬屏蔽层130的蚀刻率会远大于其对导电覆层120的蚀刻率,然而,在蚀刻的后期或多或少还是会消耗一些导电覆层120。
仍参考图4B,以干式及/或湿式剥除制程去除感光屏蔽140而裸露出图案化的介电硬屏蔽层130’。干式剥除制程可能会用到氧电浆、一氧化碳电浆等,湿式剥除制程可能会用到氨水、硫酸、双氧水、氢氟酸等。
最后参考图4C,利用图案化的介电硬屏蔽层130'作为蚀刻屏蔽对下方的导电覆层120与磁阻层110进行蚀刻,以形成图案化的迭层图案700’,然后形成护层800。迭层图案700'包含图案化的介电硬屏蔽层130"、图案化的导电覆层120'与图案化的磁阻层110’。介电硬屏蔽层130"包含经蚀刻的第一水平部132"、经蚀刻的非水平部131’与经蚀刻的第二水平部133"。图案化的导电覆层120’包含经蚀刻的第一水平部122’、非水平部121与经蚀刻的第二水平部123’。图案化的磁阻层110’包含经蚀刻的第一水平部112’、非水平部111与经蚀刻的第二水平部113’。相较于图3C只使用导电覆层120'作为蚀刻屏蔽,图4C当中的图案化介电硬屏蔽层130’解决了段差H上的导电覆层121与磁阻层111被完全移除的问题。应注意,由于导电覆层120与磁阻层110可具有不同的材料,因此可能需要用两道不同的蚀刻处理来分别蚀刻这两层。若利用第一蚀刻处理来图案化导电覆层120而利用第二蚀刻处理来图案化磁阻层110,则第一蚀刻处理可以是反应性离子蚀刻(Reactive ionetching)而第二蚀刻处理可以是离子束蚀刻(Ion beam etching),或者,第一蚀刻处理与第二蚀刻处理皆为反应性离子蚀刻或离子束蚀刻。当第一蚀刻处理与第二蚀刻处理皆为反应性离子蚀刻或离子束蚀刻时,该第一蚀刻处理与该第二蚀刻处理系原位(in-situ)进行。这里所谓的「原位(in-situ)进行」系指在相同的处理室中进行第一蚀刻处理与第二蚀刻处理,或者,在相同的丛集设备(cluster tool)的不同处理室中以不破真空的方式来进行第一蚀刻处理与第二蚀刻处理。一般而言,导电覆层120较佳地以包含卤素原子的蚀刻剂进行反应性离子蚀刻,例如使用CF4与Ar的混合气体,或以Ar离子进行离子束蚀刻。磁阻层110可以CO与NH3的混合气体进行反应性离子蚀刻,或以Ar离子进行离子束蚀刻。无论是以相同的蚀刻处理或不同的蚀刻处理、反应性离子蚀刻或离子束蚀刻来蚀刻导电覆层120与磁阻层,应考虑是否能达到期望的侧壁轮廓、表面质地。
又,虽然在图标中皆显示了第一水平部、非水平部与第二水平部,但可视布局与组件功能的需要,设计图案化感光屏蔽140的遮覆区域,以选择性地省略第二水平部及/或第一水平部。在本发明的实施例中借由介电硬屏蔽层130来协助导电覆层120与磁阻层110的图案化,以达到符合预期的迭层结构,然而,虽然在本发明的实施例中将图案化的介电硬屏蔽层130"留在最终结构中,但亦可在护层800形成前移除介电硬屏蔽层130"。又,虽然在本发明的实施例中迭层结构只包含磁阻层、导电覆层与介电硬屏蔽层,但应了解,为了因应不同的组件功能或制程考虑,可在此三层之间、之下或之上加入其他膜层。
上述实施例仅是为了方便说明而举例,虽遭所属技术领域的技术人员任意进行修改,均不会脱离如权利要求书中所欲保护的范围。

Claims (20)

1.一种磁阻结构,其特征在于,包含: 
一基板,具有一背表面及包含一梯级部的一前表面;及 
一图案化的迭层结构,位于该前表面的该梯级部上并包含磁阻层、导电覆层及介电硬屏蔽, 
其中该梯级部具有与该背表面平行的一上表面、与该背表面平行的一下表面、连接该上表面与该下表面的不平行于该背表面的一段差。 
2.如权利要求1的磁阻结构,其特征在于,该图案化的迭层结构具有对应至该上表面与该段差的第一水平部与非水平部,该第一水平部与该非水平部彼此相连。 
3.如权利要求2的磁阻结构,其特征在于,该图案化的迭层结构的该第一水平部位于该上表面上而该非水平部位于该段差的侧壁上。 
4.如权利要求2的磁阻结构,其特征在于,该图案化的迭层结构更具有对应至该下表面的第二水平部,该非水平部与该第二水平部彼此相连。 
5.如权利要求1的磁阻结构,其特征在于,该磁阻层的电阻值会随外在磁场变化而改变,其包含铁磁材料(ferromagnet)、反铁磁材料(antiferromagnet)、非铁磁性金属材料、穿隧氧化物材料(tunneling oxide)的一或其组合。 
6.如权利要求5的磁阻结构,其特征在于,该磁阻层包含坡莫合金。 
7.如权利要求1的磁阻结构,其特征在于,该导电覆层包含钽、钛、钴、 钌、镍、铝或上述者的合金。 
8.如权利要求1的磁阻结构,其特征在于,该介电硬屏蔽包含氧化硅、氮化硅、氮氧化硅、碳化硅、非晶碳或上述者的任意组合。 
9.如权利要求1的磁阻结构,其特征在于,还包含: 
一护层,完全覆盖整个该迭层结构。 
10.如权利要求9的磁阻结构,其特征在于,该护层包含氧化硅、氮化硅、聚酰亚胺、石英、玻璃或上述者的任意组合。 
11.一种磁阻结构的形成方法,其特征在于,包含下列步骤: 
提供一基板,此基板具有一背表面及包含一梯级部的一前表面; 
毯覆一迭层结构于该基板的该前表面上,此迭层结构包含磁阻层、导电覆层及介电硬屏蔽层; 
图案化该介电硬屏蔽层以形成图案化的介电硬屏蔽层; 
以该图案化的介电硬屏蔽层作为屏蔽来图案化该磁阻层与该导电覆层。 
12.如权利要求11的形成方法,其特征在于,还包含: 
形成一图案化的感光屏蔽于该迭层结构上;及 
以该图案化的感光屏蔽作为屏蔽来图案化该介电硬屏蔽层。 
13.如权利要求12的形成方法,其特征在于,还包含: 
在形成该图案化的介电硬屏蔽层后,去除该图案化的感光屏蔽。 
14.如权利要求11的形成方法,其特征在于,还包含: 
形成一护层覆盖该图案化的介电硬屏蔽、该图案化的磁阻层与该图案化 的导电覆层。 
15.如权利要求11的形成方法,其特征在于,还包含: 
利用第一蚀刻处理来图案化该导电覆层;及 
利用第二蚀刻处理来图案化该磁阻层。 
16.如权利要求15的形成方法,其特征在于,该第一蚀刻处理为反应性离子蚀刻而该第二蚀刻处理为离子束蚀刻。 
17.如权利要求15的形成方法,其特征在于,该第一蚀刻处理与该第二蚀刻处理皆为反应性离子蚀刻。 
18.如权利要求15的形成方法,其特征在于,该第一蚀刻处理与该第二蚀刻处理皆为离子束蚀刻。 
19.如权利要求15的形成方法,其特征在于,该第一蚀刻处理与该第二蚀刻处理原位(in-situ)进行。 
20.如权利要求15的形成方法,其特征在于,该第一蚀刻处理使用含卤素原子的蚀刻剂。 
CN201310291378.7A 2013-05-10 2013-07-11 磁阻结构及其制造方法 Pending CN104143604A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW102116605A TWI570975B (zh) 2013-05-10 2013-05-10 磁阻結構及其製造方法
TW102116605 2013-05-10

Publications (1)

Publication Number Publication Date
CN104143604A true CN104143604A (zh) 2014-11-12

Family

ID=51852735

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310291378.7A Pending CN104143604A (zh) 2013-05-10 2013-07-11 磁阻结构及其制造方法

Country Status (3)

Country Link
US (1) US9543509B2 (zh)
CN (1) CN104143604A (zh)
TW (1) TWI570975B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10593869B2 (en) 2016-07-26 2020-03-17 Allegro Microsystems, Llc Methods for patterning a magnetic sensing layer
US10566526B1 (en) 2018-09-05 2020-02-18 Allegro Microsystems, Llc Patterning of a magnetoresistance structure including two hard masks
US10796833B2 (en) 2018-09-25 2020-10-06 International Business Machines Corporation Magnetic tunnel junction with low series resistance
US10916438B2 (en) 2019-05-09 2021-02-09 Allegro Microsystems, Llc Method of multiple gate oxide forming with hard mask
US11782105B2 (en) 2022-01-17 2023-10-10 Allegro Microsystems, Llc Fabricating planarized coil layer in contact with magnetoresistance element
US11630169B1 (en) 2022-01-17 2023-04-18 Allegro Microsystems, Llc Fabricating a coil above and below a magnetoresistance element

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6798622B2 (en) * 2000-12-11 2004-09-28 Headway Technologies, Inc. Magnetoresistive (MR) sensor element with sunken lead structure
US6785159B2 (en) * 2002-08-29 2004-08-31 Micron Technology, Inc. Combination etch stop and in situ resistor in a magnetoresistive memory and methods for fabricating same
US7199984B2 (en) * 2004-03-16 2007-04-03 Hitachi Global Storage Technologies Netherlands B.V. Current-perpendicular-to-plane magnetoresistive sensor with free layer stabilized by in-stack orthogonal magnetic coupling
TWI269353B (en) * 2004-11-11 2006-12-21 Univ Da Yeh Room-temperature tunneling magnetoresistance in La0.7Sr0.3MnO3 step-edge junctions
US7742261B2 (en) * 2005-01-12 2010-06-22 Headway Technologies, Inc. Tunneling magneto-resistive spin valve sensor with novel composite free layer
US7759253B2 (en) * 2006-08-07 2010-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method and material for forming a double exposure lithography pattern
US8270208B2 (en) * 2010-02-08 2012-09-18 International Business Machines Corporation Spin-torque based memory device with read and write current paths modulated with a non-linear shunt resistor
US8225489B2 (en) * 2010-03-26 2012-07-24 Tdk Corporation Method of manufacturing magnetoresistive element having a pair of free layers
US9159907B2 (en) * 2011-08-04 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid film for protecting MTJ stacks of MRAM

Also Published As

Publication number Publication date
TWI570975B (zh) 2017-02-11
TW201444130A (zh) 2014-11-16
US20140332914A1 (en) 2014-11-13
US9543509B2 (en) 2017-01-10

Similar Documents

Publication Publication Date Title
CN104143604A (zh) 磁阻结构及其制造方法
US10847715B2 (en) Magnetoresistive device and method of manufacturing same
US9136463B2 (en) Method of forming a magnetic tunnel junction structure
EP3996158B1 (en) Method of etching magnetoresistive stack
US11818961B2 (en) Self-aligned encapsulation hard mask to separate physically under-etched MTJ cells to reduce conductive re-deposition
JP6287046B2 (ja) 反射型マスク及び反射型マスクブランク並びにその製造方法
US20150091559A1 (en) Anisotropic magnetoresistive (amr) sensors and techniques for fabricating same
TWI488001B (zh) 圖型形成膜之蝕刻條件的評估方法
US8848320B1 (en) Anisotropic magnetoresistive (AMR) sensors and techniques for fabricating same
US20150079699A1 (en) Method of manufacturing a magnetoresistive device
KR102052790B1 (ko) 포토마스크 블랭크 및 포토마스크의 제조 방법
CN111952440B (zh) Mram器件的制造方法
US9570099B2 (en) Magnetoresistive devices and methods for manufacturing magnetoresistive devices
CN107785482A (zh) 一种磁性隧道结的制备方法
JP2006133519A (ja) マスクブランクス基板
US20110101476A1 (en) Electronic device, memory device, and method of fabricating the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20141112

WD01 Invention patent application deemed withdrawn after publication