CN104090859A

CN104090859A - 一种基于多值逻辑电路的地址译码方法

Info

Publication number: CN104090859A
Application number: CN201410295235.8A
Authority: CN
Inventors: 余文; 宁建国; 李艳梅; 马天宝; 任会兰; 姚文斌
Original assignee: Beijing University of Posts and Telecommunications
Current assignee: Beijing University of Posts and Telecommunications
Priority date: 2014-06-26
Filing date: 2014-06-26
Publication date: 2014-10-08

Abstract

本发明涉及一种基于多值逻辑电路的地址译码方法，特别涉及一种单次访问多个存储单元的地址译码方法，属于数字电路技术领域。采用2ⁿ个与门组成，形成的地址译码方法具有2n个输入端，将需要选择的存储单元的2n位地址信号分别送至地址译码方法的2n个输入端，地址译码方法的2ⁿ个与门分别进行与运算，如果结果为1，则选择相应的存储单元，以驱动相应的读写电路。具有多值寻址的优点，实现了存储数据的同时读、写，能应用于新型的存储或处理器件,支持数据的并行处理。

Description

一种基于多值逻辑电路的地址译码方法

技术领域

本发明涉及一种基于多值逻辑电路的地址译码方法，特别涉及一种单次访问多个存储单元的地址译码方法，属于数字电路技术领域。

背景技术

地址译码方法工作原理与分子计算原理类似。分子计算以缄基(A、T、C、G)编码的DNA为“数据”，以DNA生化反应为“运算”，反应前的DNA作为问题的“输入”，反应后DNA为“输出”，经多项式时间“运算”，最终获得并读出“答案”。

分子计算是一种基于空间的处理模式，它通过高效的信息编码和巨大的并行存储及处理系统，能同时生成、处理和存储指数个数据，实现指数的加速计算和时空复杂性转换。

分子计算的编码中的A,T,G,C可以通过φ,0,1,*这样的四值逻辑来模拟，四个碱基就相当于四个状态。

对于多值译码器，φ表示一个都不选中，0表示选中0单元，1表示选中1单元，*表示同时选中0,1单元。

DNA作为信息的载体，存储容量是非常大的，一次能够生成多个数据，但是容器中DNA存在不可控性，且DNA链使用后不可复用等劣势。利用集成电路技术的形式来实现DNA计算的结构，从而很好地结合二者的优点，实现一个新的体系结构。

按照传统的地址译码器，如果要选择某一存储单元，就将此单元的地址信号给地址译码器，地址译码器把用二进制代码表示的地址转换成输出端的高电位，用来驱动相应的读写电路，进而选择所要访问的存储单元，一次只能选择一个存储单元。新的体系结构要求一次能够同时访问多个存储单元。

发明内容

本发明的目的是为解决现有技术一次只能选择一个存储单元的问题，提供了一种基于分子计算的并行访问地址译码方法，能够同时对n的指数次方的存储空间进行同时读写操作，实现并行性。

本发明用电子的方式实现四值逻辑，在本发明中，四值逻辑的每一位用二进制的两位来表示，00表示没有选中存储单元，01表示表示选中地址为0的存储单元，10表示选中地址为1的存储单元，11表示随机选中0或者1存储单元。

一种基于分子计算的并行访问地址译码方法采用2ⁿ个与门组成，形成的地址译码方法具有2n个输入端(n为十进制数)，分为n组，分别为：A_n≡(a_n0|a_n1),A_n-1≡(a_(n-1)0|a_(n-1)1),…,A₁≡(a₁₀|a₁₁)，其中a_ij取值0或者1，i,j∈[1,n]。

其中各个与门具有n个输入端，依次为

每个与门有一个输出端，2ⁿ个与门的输出即为地址译码方法的输出,2ⁿ个输出分别与2ⁿ个存储单元的字选择线相连接；1代表输出端高电位，用来选择所要访问的存储单元，以便驱动相应的读写电路，0代表输出为低电平，相应的存储单元不被选中。

地址译码方法的输入输出方程为

&表示与逻辑运算，每个输出用“,”分隔开。

本发明的并行访问地址译码方法的工作原理为：将需要选择的存储单元的2n位地址信号分别送至地址译码方法的2n个输入端，地址译码方法的2n个与门分别进行与运算，如果结果为1，则选择相应的存储单元，以驱动相应的读写电路。

多值译码器其特征在于：一个地址信号能够寻址到多个存储单元。

有益效果

本发明的并行访问地址译码方法具有多值寻址的优点，实现了存储数据的同时读、写，能应用于新型的存储或处理器件,支持数据的并行处理。

附图说明

图1为规模为8的地址译码方法的逻辑框图；

图2为规模为8的地址译码方法的电路图。

具体实施方式

地址译码方法负责根据需求选中工作的单元，未选中的单元不工作。传统的计算机中，地值译码器每次译码只能驱动或访问一个存储单元。但是，分子计算的算法要求能够一次选中一个或多个单元,所以需要一个不同以往的地址译码器。本系统中的地址译码方法利用四值逻辑的思想来实现。例如，若a_i0＝1,a_i1＝1,则CS(i)＝1(1≤i≤n),即选中所有的2n个存储单元，由此类推，可根据需要一次选中相应的多个存储单元。

四值逻辑的四种逻辑状态，φ表示一个都不选中，0表示选中0单元，1表示选中1单元，*表示同时选中0,1单元。电子系统中，00、01、10、11分别代替φ,0,1,*。

用一个包含8个存储单元规的存储器为例，地址译码方法需要2*3＝6个输入信号。

表1二值与四值逻辑转换

a₀

0

1

0

1

a₁	0	0	1	1
					四值逻辑	φ	0	1	*

表28个功能单元的多值译码器连接表

a₃₁	a₃₀	a₂₁	a₂₀	a₁₁	a₁₀	选通
								1		1	1	CS0
	1		1	1		CS1
								1	1		1	CS2
	1	1		1		CS3
							1			1	1	CS4
1			1	1		CS5
							1		1		1	CS6
1		1		1		CS7

CS0＝a₃₀and a₂₀and a₁₀,同理有：

CS1＝a₃₀and a₂₀and a₁₁,

CS2＝a₃₀and a₂₁and a₁₀,

CS3＝a₃₀and a₂₁and a₁₁,

CS4＝a₃₁and a₂₀and a₁₀,

CS5＝a₃₁and a₂₀and a₁₁,

CS6＝a₃₁and a₂₁and a₁₀,

CS7＝a₃₁and a₂₁and a₁₁

多值译码器输入为01_01_01时,a₁₀、a₂₀、a₃₀为1，得CS0＝1，即选中单元000；多值译码器输入为11_01_11时得CS0＝1、CS1＝1、CS4＝1、CS5＝1,即选中单元000,001,100,101；若输入为11_11_11则八个存储单元全部选中；以此类推可得，一次输入可以选中若干个存储单元。

对于规模为2ⁿ的阵列存储器来说，其对应的多值译码器的编码规则与规模为8的阵列存储器原理一样。

以上通过具体实施方式和范例性实例已对本发明进行详细说明，不过这些实施方式和实例仅是说明性的，并不对本发明的保护范围构成任何限制，在不偏离本发明精神和范围的情况下，本领域技术人员能对本发明及其实施方式进行多种改进、等价替换或修改，这些均落入本发明的保护范围内。本发明的保护范围以所附权利要求书为准。

Claims

1.一种基于多值逻辑电路的地址译码方法，其特征在于：包括2ⁿ个与门，具有2n个输入端，n为十进制数，分为n组，分别为：A_n≡(a_n0|a_n1),A_n-1≡(a_(n-1)0|a_(n-1)1),…，A₁≡(a₁₀|a₁₁)，其中a_ij取值0或者1，i,j∈[1,n]；

其中各个与门具有n个输入端，依次为

每个与门有一个输出端，2ⁿ个与门的输出即为地址译码方法的输出,2ⁿ个输出分别与2ⁿ个存储单元的字选择线相连接；1代表输出端高电位，用来选择所要访问的存储单元，驱动相应的读写电路，0代表输出为低电平，相应的存储单元不被选中；

地址译码方法的输入输出方程为

其中&表示与逻辑运算，等式右边每个输出用“,”分隔开。

2.根据权利要求1所述的一种基于多值逻辑电路的地址译码方法，其特征在于：将需要选择的存储单元的2n位地址信号分别送至地址译码方法的2n个输入端，地址译码方法的2ⁿ个与门分别进行与运算，如果结果为1，则选择相应的存储单元，以驱动相应的读写电路。

3.根据权利要求1所述的一种基于多值逻辑电路的地址译码方法，其特征在于：一个地址信号能够寻址到多个存储单元。