CN104038210B - 一种即插型接口电路及调试板连接装置 - Google Patents

Abstract

本发明公开了一种即插型接口电路及调试板连接装置，包括至少一组用于连接两针插接件的接口电路，接口电路包括第一开关电路、第二开关电路、以及第三开关电路，第一开关电路的控制信号输入端与调试板的调试信号输出端连接，第二开关电路和第三开关电路的信号输入端分别连接第一开关电路的控制信号输出端后与直流电压源连接，第二开关电路和第三开关电路的输出端分别一一对应连接有一板间连接端子，第一开关电路控制所述第二开关电路和第三开关电路同步导通或者断开。本发明由第一开关电路控制第二开关电路和第三开关电路同步导通或者断开，当两个板间连接端子与外部的接收板插反时，接收板的接收端子仍然能够正常接收信号，测试效率提高。

Description

一种即插型接口电路及调试板连接装置

技术领域

本发明属于接口电路技术领域，具体地说，是涉及一种即插型接口电路。

背景技术

随着电子产品种类及更新换代速度的不断加快，各大芯片厂商也加快了芯片的研发，为研发工程师提供了多种方案选型，面对着越来越多的各型号的开发板（Demo board），焊线接线就成为工程师调试过程中最常做的事情，如图1所示，现在很多开发板都预留了2.54mm标准规格的接插设计方式，这种接插件的设计实现了开发板与接收板之间即插连接，其中，接收板用于接收开发板发送的调试结构信号，并进行输出，即插连接方式方便了开发者的调试，但是有个缺点即这个插接件不能防反，如果不小心方向插反了，可能导致调试不通甚至将开发板损坏，若拔下重新插接，需要重新再测试一遍，严重影响测试效率，若对开发板造成损坏，因为开发板的价格较高，则极大了增加了调试成本，而且一个小的疏忽插反就会造成研发过程停滞或延迟。

基于此，如何发明一种即插型接口电路，插接件插反时不影响测试，无需担心插接件插反的问题，是本发明主要解决的技术问题。

发明内容

本发明为了解决现有调试板即插型接口电路插反时无法完成测试工作或者损坏测试板的技术问题，提供了一种即插型接口电路，插反时仍然可以完成正常测试工作。

为了解决上述技术问题，本发明采用以下技术方案予以实现：

一种即插型接口电路，包括至少一组用于连接两针插接件的接口电路，所述接口电路包括第一开关电路、第二开关电路、以及第三开关电路，所述第一开关电路的控制信号输入端与调试板的调试信号输出端连接，所述第二开关电路和第三开关电路的信号输入端分别连接第一开关电路的控制信号输出端后与直流电压源连接，所述第二开关电路和第三开关电路的输出端分别一一对应连接有一板间连接端子，所述第一开关电路控制所述第二开关电路和第三开关电路同步导通或者断开。

进一步的，所述的第一开关电路包括第一NPN型三极管（Q1），所述第一NPN型三极管（Q1）的基极与调试板的调试信号输出端连接，所述第一NPN型三极管（Q1）的集电极为控制信号输出端，与所述直流电压源连接，所述第一NPN型三极管（Q1）的发射极连接地端。

又进一步的，所述的第二开关电路包括第二NPN型三极管（Q2），所述第二NPN型三极管（Q2）的基极与所述第一NPN型三极管（Q1）的集电极连接，所述第二NPN型三极管（Q2）的集电极与一板间连接端子连接，所述第二NPN型三极管（Q2）的发射极连接地端，和/或，

所述的第三开关电路包括第三NPN型三极管（Q3），所述第三NPN型三极管（Q3）的基极与所述第一NPN型三极管（Q1）的集电极连接，所述第三NPN型三极管（Q3）的集电极与另外一板间连接端子连接，所述第三NPN型三极管（Q3）的发射极连接地端。

或者，所述的第二开关电路包括第二NMOS管（T2），所述第二NMOS管（T2）的栅极与所述第一NPN型三极管（Q1）的集电极连接，所述第二NMOS管（T2）的漏极与一板间连接端子连接，所述第二NMOS管（T2）的源极连接地端，和/或，

所述的第三开关电路包括第三NMOS管（T3），所述第三NMOS管（T3）的栅极与所述第一NPN型三极管（Q1）的集电极连接，所述第三NMOS管（T3）的漏极与另外一板间连接端子连接，所述第三NMOS管（T3）的源极连接地端。

进一步的，所述的第一开关电路包括第一NMOS管（T1），所述第一NMOS管（T1）的栅极与调试板的调试信号输出端连接，所述第一NMOS管（T1）的漏极为控制信号输出端，与所述直流电压源连接，所述第一NMOS管（T1）的源极连接地端。

又进一步的，所述的第二开关电路包括第二NPN型三极管（Q2），所述第二NPN型三极管（Q2）的基极与所述第一NMOS管（T1）的漏极连接，所述第二NPN型三极管（Q2）的集电极与一板间连接端子连接，所述第二NPN型三极管（Q2）的发射极连接地端，和/或，

所述的第三开关电路包括第三NPN型三极管（Q3），所述第三NPN型三极管（Q3）的基极与所述第一NMOS管（T1）的漏极连接，所述第三NPN型三极管（Q3）的集电极与另外一板间连接端子连接，所述第三NPN型三极管（Q3）的发射极连接地端。

或者，所述的第二开关电路包括第二NMOS管（T2），所述第二NMOS管（T2）的栅极与所述第一NMOS管（T1）的漏极连接，所述第二NMOS管（T2）的漏极与一板间连接端子连接，所述第二NMOS管（T2）的源极连接地端，和/或，

所述的第三开关电路包括第三NMOS管（T3），所述第三NMOS管（T3）的栅极与所述第一NMOS管（T1）的漏极连接，所述第三NMOS管（T3）的漏极与另外一板间连接端子连接，所述第三NMOS管（T3）的源极连接地端。

优选的，所述的第一开关电路的控制信号输出端与直流电压源之间串联有一限流电阻。

基于上述的一种即插型接口电路，本发明同时提供了一种调试板连接装置，包括即插型接口电路，以及与所述即插型接口电路输出端一一对应连接的板间连接端子，所述即插型接口电路为前面所述的即插型接口电路。

与现有技术相比，本发明的优点和积极效果是：本发明的即插型接口电路，第一开关电路的导通状态受调试板的调试信号输出端输出的调试信号控制，由第一开关电路控制第二开关电路和第三开关电路同步导通或者断开，也即第二开关电路和第三开关电路输出信号相同，由于第二开关电路和第三开关电路分别一一对应连接有板间连接端子，因此，当两个板间连接端子与外部的接收板插反时，接收板的接收端子仍然能够正常接收调试板输出的信号，而且不存在将调试板烧坏的可能，相应的测试成本降低，测试效率提高。

结合附图阅读本发明实施方式的详细描述后，本发明的其他特点和优点将变得更加清楚。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术中即插型接口电路原理图；

图2是本发明所提出的即插型接口电路实施例一中的原理方框图；

图3是本发明所提出的即插型接口电路实施例二中的原理方框图；

图4是本发明所提出的即插型接口电路实施例二中的电路原理图；

图5是本发明所提出的即插型接口电路实施例三中的电路原理图；

图6是本发明所提出的即插型接口电路实施例三中的另外一种电路原理图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例一，本实施例提供了一种即插型接口电路，包括至少一组用于连接两针插接件的接口电路，如图2所示，图2给出了包含一组用于连接两针插接件的接口电路的情况，所述接口电路包括第一开关电路K1、第二开关电路K2、以及第三开关电路K3，所述第一开关电路K1的控制信号输入端与调试板的调试信号输出端out1连接，所述第二开关电路K2和第三开关电路K3的信号输入端分别连接第一开关电路的控制信号输出端out2后与直流电压源vcc连接，所述第二开关电路K2和第三开关电路K3的输出端分别一一对应连接有一板间连接端子connect1和connect2，第二开关电路K2和第三开关电路K3同时接受所述第一开关电路K1控制信号输出端out2输出信号的控制，在其控制下实现第二开关电路K2和第三开关电路K3同步导通或者断开，所述第一开关电路K1的导通状态受调试板的调试信号输出端out1输出调试信号的控制。

本实施例的即插型接口电路的工作原理是：调试板Unit1通过其板间连接端子connect1和connect2与接收板Unit2的板间连接端子connect1和GND连接，两个调试板进行通讯，当前正在调试debug area的功能，在未得到测试结果之前Unit1的debug area发出高电平指令, 第一开关电路K1导通,第二开关电路K2和第三开关电路K3在第一开关电路K1的控制下断开,因此, 接收板Unit2的测试信号接收端子connect1 与Unit1的板间连接端子connect1不导通，接收板Unit2的response area（反应区域） 靠R2的上拉维持高电平;当得到测试结果时, Unit1的debug area（调试区域）通过调试信号输出端out1发出低电平指令,此时第一开关电路K1断开,第二开关电路K2和第三开关电路K3在第一开关电路K1的控制下导通，第二开关电路K2和第三开关电路K3输出低电平信号，也即测试板Unit1的板间连接端子connect1和connect2输出低电平,同时将接收板Unit2的测试信号接收端子connect1拉低,实现Unit1向Unit2输出低电平的结果。由以上可知，无论接收板Unit2的测试信号接收端子connect1与调试板Unit1的板间连接端子connect1和connect2哪个端子连接，均能保证正确接收调试输出信号，而且不存在将调试板烧坏的可能，相应的测试成本降低，测试效率提高。

实施例二，如图3所示，本实施例给出了一种即插型接口电路的电路原理图，其中，所述的第一开关电路包括第一NPN型三极管Q1，所述第一NPN型三极管Q1的基极与调试板的调试信号输出端连接，所述第一NPN型三极管Q1的集电极为控制信号输出端，与所述直流电压源连接，所述第一NPN型三极管Q1的发射极连接地端。

本实施例的即插型接口电路工作原理是：在未得到测试结果之前Unit1的debugarea发出高电平指令, 第一NPN型三极管Q1导通, 其集电极电平被拉低，第二开关电路K2和第三开关电路K3断开,因此, 接收板Unit2的测试信号接收端子connect1 与Unit1的板间连接端子connect1不导通，接收板Unit2的response area 靠R2的上拉维持高电平;当得到测试结果时, Unit1的debug area通过调试信号输出端out1发出低电平指令,此时第一NPN型三极管Q1截止,其集电极电平为高电平，第二开关电路K2和第三开关电路K3导通，第二开关电路K2和第三开关电路K3输出低电平信号，也即测试板Unit1的板间连接端子connect1和connect2输出低电平,同时将接收板Unit2的测试信号接收端子connect1拉低,实现Unit1向Unit2输出低电平的结果。

所述的第二开关电路K2可以同样采用一颗NPN型三极管实现，如图4所示，包括第二NPN型三极管Q2，所述第二NPN型三极管Q2的基极与所述第一NPN型三极管Q1的集电极连接，所述第二NPN型三极管Q2的集电极与一板间连接端子连接，所述第二NPN型三极管Q2的发射极连接地端。当第二开关电路K2包括第二NPN型三极管Q2时，其工作原理是：在未得到测试结果之前Unit1的debug area发出高电平指令, 第一NPN型三极管Q1导通, 其集电极电平被拉低，第二NPN型三极管Q2的基极电平被拉低，Q2截止;当得到测试结果时, Unit1的debug area通过调试信号输出端out1发出低电平指令,此时第一NPN型三极管Q1截止,其集电极电平为高电平，第二NPN型三极管Q2的基极电平置高，第二NPN型三极管Q2导通，Q2的集电极输出低电平信号。

同样道理的，所述的第三开关电路包括第三NPN型三极管Q3，所述第三NPN型三极管Q3的基极与所述第一NPN型三极管Q1的集电极连接，所述第三NPN型三极管Q3的集电极与另外一板间连接端子连接，所述第三NPN型三极管Q3的发射极连接地端。其工作原理与第二NPN型三极管Q2的工作原理相同，在此不做赘述。

实施例三，本实施例给出了一种第二开关电路K2采用NMOS管时的电路原理图，在本实施例中，第一开关电路K1包括第一NPN型三极管Q1，如图5所示，第二开关电路K2包括第二NMOS管T2，所述第二NMOS管T2的栅极与所述第一NPN型三极管Q1的集电极连接，所述第二NMOS管T2的漏极与一板间连接端子连接，所述第二NMOS管T2的源极连接地端。本电路的工作原理是：在未得到测试结果之前Unit1的debug area发出高电平指令, 第一NPN型三极管Q1导通, 其集电极电平被拉低，第二NMOS管T2的栅极电平被拉低，T2截止;当得到测试结果时, Unit1的debug area通过调试信号输出端out1发出低电平指令,此时第一NPN型三极管Q1截止,其集电极电平为高电平，第二NMOS管T2的栅极电平置高，T2导通，T2的漏极输出低电平信号。

同样道理的，第三开关电路也可以采用一颗NMOS管实现，如图5所示，所述的第三开关电路包括第三NMOS管T3，所述第三NMOS管T3的栅极与所述第一NPN型三极管Q1的集电极连接，所述第三NMOS管T3的漏极与另外一板间连接端子连接，所述第三NMOS管T3的源极连接地端。第三NMOS管T3的工作原理同第二NMOS管T2的工作原理相同，在此不做赘述。

需要说明的是，本实施例中第一开关电路K1、第二开关电路K2、第三开关电路K3所采用NPN型三极管或者NMOS管的类型可以任意组合，比如，第二开关电路K2采用NPN型三极管，第三开关电路K3采用NMOS管，或者两者反过来。

因此，所述的第一开关电路K2也可以采用NMOS管实现，如图6所示，第一开关电路K2包括第一NMOS管T1，所述第一NMOS管T1的栅极与调试板的调试信号输出端连接，所述第一NMOS管T1的漏极为控制信号输出端，与所述直流电压源连接，所述第一NMOS管T1的源极连接地端。

当第一开关电路K2包括第一NMOS管T1时，所述的第二开关电路包括第二NPN型三极管Q2，和/或，所述的第三开关电路包括第三NPN型三极管Q3。

或者当第一开关电路K2包括第一NMOS管T1时，所述的第二开关电路包括第二NMOS管T2，和/或，所述的第三开关电路包括第三NMOS管T3。

为了保护第一开关电路中的半导体器件，如图3-图6所示，所述的第一开关电路K1的控制信号输出端与直流电压源之间串联有一限流电阻R1，限流电阻R1在电路中起到限流的作用，防止电流过大将半导体器件击穿。

如图5、图6所示，包括N组用于连接两针插接件的接口电路，每组接口电路包括第一开关电路、第二开关电路、以及第三开关电路，各组之间的电路相互独立，可以根据实际需要为其各开关电路选择合适的半导体器件。

实施例四，基于实施例一至三中的一种即插型接口电路，本实施例提供了一种调试板连接装置，包括即插型接口电路，以及与所述即插型接口电路输出端一一对应连接的板间连接端子，及Unit1中的connect1和connect2，所述即插型接口电路可以为实施例一至三中所述的即插型接口电路，在此不做赘述。

在本发明的其他实施例中，第二开关电路、以及第三开关电路不仅仅限于上述N型开关管的举例，可以是任何能够起到N型开关管作用的电路，例如用两个P型管、电阻组合出一个等效的N型管，在不脱离本发明的实质范围内所做的等效开关电路，均属于本发明的保护范围。

当然，上述说明并非是对本发明的限制，本发明也并不仅限于上述举例，本技术领域的普通技术人员在本发明的实质范围内所做出的变化、改型、添加或替换，也应属于本发明的保护范围。

Claims (9)

1.一种即插型接口电路，其特征在于：包括至少一组用于连接两针插接件的接口电路，所述接口电路包括第一开关电路、第二开关电路、以及第三开关电路，所述第一开关电路的控制信号输入端与调试板的调试信号输出端连接，所述第二开关电路和第三开关电路的信号输入端分别连接第一开关电路的控制信号输出端后与直流电压源连接，所述第二开关电路和第三开关电路的输出端分别一一对应连接有一板间连接端子，所述第一开关电路控制所述第二开关电路和第三开关电路同步导通或者断开，所述板间连接端子用于连接接收板的测试信号接收端子和接地端子，所述测试信号接收端子通过电阻R2与直流电源连接，所述即插型接口电路的调试逻辑为：

调试板通过其板间连接端子和与接收板的板间连接端子和地连接，两个调试板进行通讯，当前正在调试debug area的功能，在未得到测试结果之前调试板的debug area发出高电平指令, 第一开关电路导通,第二开关电路和第三开关电路在第一开关电路的控制下断开,因此, 接收板的测试信号接收端子与调试板的板间连接端子不导通，接收板的反应区域靠电阻R2的上拉维持高电平;当得到测试结果时, 调试板的debug area通过调试信号输出端发出低电平指令,此时第一开关电路断开,第二开关电路和第三开关电路在第一开关电路的控制下导通，第二开关电路和第三开关电路输出低电平信号，也即调试板的板间连接端子输出低电平,同时将接收板的测试信号接收端子拉低,实现调试板向接收板输出低电平的结果。

2.根据权利要求1所述的即插型接口电路，其特征在于：所述的第一开关电路包括第一NPN型三极管（Q1），所述第一NPN型三极管（Q1）的基极与调试板的调试信号输出端连接，所述第一NPN型三极管（Q1）的集电极为控制信号输出端，与所述直流电压源连接，所述第一NPN型三极管（Q1）的发射极连接地端。

3.根据权利要求2所述的即插型接口电路，其特征在于：所述的第二开关电路包括第二NPN型三极管（Q2），所述第二NPN型三极管（Q2）的基极与所述第一NPN型三极管（Q1）的集电极连接，所述第二NPN型三极管（Q2）的集电极与一板间连接端子连接，所述第二NPN型三极管（Q2）的发射极连接地端，和/或，

所述的第三开关电路包括第三NPN型三极管（Q3），所述第三NPN型三极管（Q3）的基极与所述第一NPN型三极管（Q1）的集电极连接，所述第三NPN型三极管（Q3）的集电极与另外一板间连接端子连接，所述第三NPN型三极管（Q3）的发射极连接地端。

4.根据权利要求2所述的即插型接口电路，其特征在于：所述的第二开关电路包括第二NMOS管（T2），所述第二NMOS管（T2）的栅极与所述第一NPN型三极管（Q1）的集电极连接，所述第二NMOS管（T2）的漏极与一板间连接端子连接，所述第二NMOS管（T2）的源极连接地端，和/或，

所述的第三开关电路包括第三NMOS管（T3），所述第三NMOS管（T3）的栅极与所述第一NPN型三极管（Q1）的集电极连接，所述第三NMOS管（T3）的漏极与另外一板间连接端子连接，所述第三NMOS管（T3）的源极连接地端。

5.根据权利要求1所述的即插型接口电路，其特征在于：所述的第一开关电路包括第一NMOS管（T1），所述第一NMOS管（T1）的栅极与调试板的调试信号输出端连接，所述第一NMOS管（T1）的漏极为控制信号输出端，与所述直流电压源连接，所述第一NMOS管（T1）的源极连接地端。

6.根据权利要求5所述的即插型接口电路，其特征在于：所述的第二开关电路包括第二NPN型三极管（Q2），所述第二NPN型三极管（Q2）的基极与所述第一NMOS管（T1）的漏极连接，所述第二NPN型三极管（Q2）的集电极与一板间连接端子连接，所述第二NPN型三极管（Q2）的发射极连接地端，和/或，

所述的第三开关电路包括第三NPN型三极管（Q3），所述第三NPN型三极管（Q3）的基极与所述第一NMOS管（T1）的漏极连接，所述第三NPN型三极管（Q3）的集电极与另外一板间连接端子连接，所述第三NPN型三极管（Q3）的发射极连接地端。

7.根据权利要求5所述的即插型接口电路，其特征在于：所述的第二开关电路包括第二NMOS管（T2），所述第二NMOS管（T2）的栅极与所述第一NMOS管（T1）的漏极连接，所述第二NMOS管（T2）的漏极与一板间连接端子连接，所述第二NMOS管（T2）的源极连接地端，和/或，

所述的第三开关电路包括第三NMOS管（T3），所述第三NMOS管（T3）的栅极与所述第一NMOS管（T1）的漏极连接，所述第三NMOS管（T3）的漏极与另外一板间连接端子连接，所述第三NMOS管（T3）的源极连接地端。

8.根据权利要求1-7任一项所述的即插型接口电路，其特征在于：所述的第一开关电路的控制信号输出端与直流电压源之间串联有一限流电阻。

9.一种调试板连接装置，包括即插型接口电路，以及与所述即插型接口电路输出端一一对应连接的板间连接端子，其特征在于，所述即插型接口电路为如权利要求1-8任一项所述的即插型接口电路。