CN103984520A - 面向无损音频解码算法的自调乘累加装置 - Google Patents

Abstract

本发明公开了一种面向无损音频解码算法的自调乘累加装置，其特征在于：包括操作数预处理单元（1）、乘法器单元（2）、乘法器结果处理单元（3）和乘累加器输出单元（4）；所述操作数预处理单元（1）用于对操作数进行判决和分解；乘法器单元（2）用于对操作数预处理单元（1）输入的操作数进行乘法运算；乘法器结果处理单元（3）对乘法单元的输出结果进行拼接和符号扩展操作；乘累加器输出单元（4）对乘法器结果处理单元（3）的输入进行加法运算从而得到最终的乘累加结果。该装置用于实现多种模式的乘累加运算，它能够根据乘累加操作数的数据特性实现32×32位和16×16位两种不同模式下的乘累加运算。

Description

面向无损音频解码算法的自调乘累加装置

技术领域

本发明涉及一种面向无损音频解码算法的自调乘累加装置，用于实现多种模式的乘累加功能。

背景技术

无损音频压缩算法具有能够100%的保存原始音频信号而不会产生任何数据损失的特点，也就是说无损音频格式的音质与原始CD有同样的水准，因而受到越来越广泛的应用。通过对无损音频APE解码算法进行应用特性分析，我们发现该算法中含有较多的乘法和乘累加运算，因此乘累加运算的处理能力对处理器解码APE程序的性能有着较大的影响。乘累加运算通常有多种模式，根据乘数和被乘数是否是有符号数可分为有符号数乘累加运算、无符号数乘累加运算和混合符号乘累加运算。另外，在某些场合，还需要考虑不同位宽操作数的乘法和乘累加运算，以APE解码算法为例，25%左右乘累加运算的操作数是32位，75%左右乘累加运算的操作数是16位。

同时，随着嵌入式处理器的处理能力不断提高，对工作频率的要求也越来越高，这就使得乘累加器既要有高速的性能又要有较高的工作频率。而现有的乘累加器往往难以同时满足以上两个要求，有些设计中为了实现高性能而牺牲了乘累加器的时延；有些设计中则是为了减少时延而牺牲了乘累加器的性能。

发明内容

本发明的目的是提出一种面向无损音频解码算法的自调乘累加装置，用于实现多种模式的乘累加运算，它能够根据乘累加操作数的数据特性实现32×32位和16×16位两种不同模式下的乘累加运算。

为了实现以上目的，本发明是通过以下技术方案实现的：

本发明提供了一种面向无损音频解码算法的自调乘累加装置，包括以下四个功能单元：操作数预处理单元、乘法器单元、乘法器结果处理单元和乘累加器输出单元；

操作数预处理单元用于对操作数进行判决和分解；乘法器单元（可由16位的乘法器组成）用于对操作数预处理单元输入的操作数进行乘法运算；乘法器结果处理单元对乘法单元的输出结果进行拼接和符号扩展操作；乘累加器输出单元对乘法器结果处理单元的输入进行加法运算得到最终的乘累加结果；

所述操作数预处理单元、乘法器单元、乘法器结果处理单元和最终的乘累加器输出单元按顺序依次连接。

作为本发明的乘累加装置的进一步改进：

所述操作数预处理单元包括操作数判决模块和操作数分解模块，操作数判决模块对输入的操作数位数进行判决得到乘累加模式选择信号F_mul，如果操作数是32×32位形式的，则F_mul=0，如果操作数是16×16位形式的，则F_mul=1；操作数分解模块把32位操作数分成两个高低16位的数输入到乘法器单元。

即，操作数判决模块对输入的被乘数和乘数位数进行判决，根据判决结果得到乘累加模式选择信号F_mul，乘累加模式选择信号F_mul用于对乘累加器的流水线进行控制；操作数分解模块把32位被乘数和乘数分别分成两个高低16位的操作数两两输入到乘法器单元。

作为本发明的乘累加装置的进一步改进：

所述乘法器单元包含四个16×16位乘法器，上述四个16×16位乘法器根据有无符号数信号U_mul对操作数预处理单元输入的数据（被乘数和乘数等）进行乘法运算，分别得到四个并行的输出结果。

作为本发明的乘累加装置的进一步改进：

乘法器结果处理单元根据乘累加模式选择信号F_mul对乘法器单元的四个输出结果分别进行拼接和符号扩展；

F_mul=0时，所述拼接为将乘法器I和乘法器II的输出拼接为一个64位操作数，所述符号扩展为将乘法器III和乘法器IV的输出分别扩展两个64位操作数；

F_mul=1时，所述符号扩展为将乘法器II的输出扩展为一个64位操作数，将输入的32位操作数扩展为64位操作数作为输出。

即，乘法器结果处理单元根据乘累加模式选择信号F_mul对乘法器单元的四个输出结果分别进行拼接或是符号扩展操作，将输入的32位操作数扩展为64位操作数作为输出。

作为本发明的乘累加装置的进一步改进：

乘累加器输出单元包含两个选择器，一个4×64位加法器和一个2×64位加法器；其中4×64位加法器用于实现32×32位模式乘累加运算；2×64位加法器用于实现16×16位模式乘累加运算；两个加法器根据累加选择信号A_mul对乘法器结果处理单元的输出分别进行运算得到两个乘累加结果；

当F_mul=0时，选择4×64位加法器的结果作为输出；F_mul=1时，选择2×64位加法器的的结果作为输出。

即，两个加法器根据累加选择信号A_mul对乘法器结果处理单元的输出分别进行运算得到两个乘累加结果，并根据乘累加模式选择信号F_mul选择一个结果做为最终的输出。

作为本发明的乘累加装置的进一步改进：本发明针对无损音频解码算法中包含有较多的乘法和乘累加运算，且接近75%为16x16位模式的特点，提供了一种能够根据操作数不同位宽动态调整执行模式的乘累加装置。其中包括被乘数和乘数为32x32位模式下的无符号/有符号乘法或乘累加运算在两个时钟周期内完成；16x16位模式下的无符号/有符号乘法或乘累加运算在一个时钟周期内完成。以上设计能够在乘累加装置的性能和时延之间获得一个较好的折中，使得该乘累加装置兼具有较高的性能和较低的时延的特点。

综上所述，本发明针对以上乘累加器存在的问题本发明提出了一种面向无损音频APE解码算法的自调乘累加装置，它根据音频算法中大多数乘累加操作数为16位的特点对乘累加器的性能和时延进行折中设计，用于实现多种模式的乘累加功能。

附图说明

图1为本发明的乘累加器系统结构框图；

图2为本发明的操作数判决模块逻辑图；

图3为本发明的16x16位乘法器结构框图；

图4为本发明的乘累加器流水线划分图。

具体实施方式

结合附图，下面对本发明进行详细说明。

如图1所示，本发明实例将乘累加装置分成操作数预处理单元1、乘法器单元2、乘法器结果处理单元3和乘累加器输出单元4这四个顺序执行的功能单元，每个功能单元都能够完成分属于乘累加装置的不同功能。下面对每一个功能单元做详细的说明。

操作数预处理单元1包括操作数判决模块和操作数分解模块两部分。图2所示为操作数判决模块逻辑图，它能够对输入的被乘数和乘数位数进行判决，根据判决结果得到乘累加模式选择信号F_mul，乘累加模式选择信号F_mul用于对乘累加器的流水线进行控制；操作数分解模块把32位被乘数和乘数分别分成两个高低16位的操作数两两输入到乘法器单元。其具体逻辑为：

A表示32位被乘数，B表示32位乘数，作为操作数判决模块的输入。操作数判决模块将被乘数A和乘数B的高16位分别与零值进行比较，即做下面所示的判决逻辑A[31:16]==16'b0&&B[31:16]==16'b0。根据判决结果对乘累加模式选择信号F_mul进行置1或置0操作。

如果A[31:16]==16'b0&&B[31:16]==16'b0为真，表明此时乘累加器的32位被乘数和乘数的高16位都为0，则被乘数和乘数的实际值只要用低16位就可以完全表示，这种情况下我们将乘累加模式选择信号F_mul置1，表示此次乘累加运算选择的是16x16位模式，只要一个时钟周期就可以完成。

如果A[31:16]==16'b0&&B[31:16]==16'b0为假，表明此时乘累加器的32位被乘数和乘数的高16位不为0，则被乘数和乘数仍然需要32位才可以完全表示，这种情况下我们将乘累加模式选择信号F_mul置0，表示此次乘累加运算选择的是32x32位模式，需要两个时钟周期才可以完成。

操作数判决逻辑进行的同时，操作数分解模块将32位被乘数A分解成两个高低16位的操作数AH、AL，将乘数B分解成两个高低16位的操作数BH、BL作为输出。

乘法器单元2由四个16x16位乘法器组成，每一个乘法器根据有无符号数信号U_mul对操作数预处理单元输入的被乘数和乘数进行乘法运算，分别得到四个并行的输出结果。其具体逻辑为：

由操作数预处理单元输入的AH、AL和BH、BL两两组合输入到四个16x16位乘法器中：

乘法器I的输入为：AH,U_mul,BH,U_mul

乘法器II的输入为：AL,1'b1,BL,1’b1

乘法器III的输入为：AH,U_mul,BL,1'b1

乘法器IV的输入为：AL,1'b1,BH,U_mul；

U_mul表示对应的操作数执行有符号数乘法运算；1’b1表示表示对应的操作数执行无符号数乘法运算。

图1中R10、R11、R12和R13分别代表乘法器1、乘法器2、乘法器3和乘法器4的输出结果。

图3所示为16x16位乘法器结构框图。其接收两个16位的操作数作为输入，根据有无符号数选择信号U_mul输出一个有无符号数的乘法结果。16x16位乘法器单元可以分为Booth编码模块、Wallace压缩树模块和2x32位加法器模块三个部分。Booth编码模块首先接收被乘数和乘数，采用Booth编码算法对被乘数的每连续三位进行编码，根据这些编码得到的系数和符号位结合乘数可以产生9个部分积，通过这种方法可以将乘法运算需要的部分积个数减半；Wallace压缩树模块接收Booth编码模块输出的9个部分积，利用多级3:2全加器对这9个部分积进行压缩后最终可以得到两个结果，一个是和数sum和一个是进位数carry。Wallace压缩树加法可以大大的减少部分积相加的次数，从而减少运算复杂度；最后，2x32位加法器将Wallace压缩树产生的和数和进位数进行相加，得到16x16位乘法器的最终结果作为输出。

乘法器结果处理单元3根据乘累加模式选择信号F_mul对16x16位乘法器单元的四个输出结果R10、R11、R12、R13分别进行拼接和符号扩展操作，将输入的32位操作数扩展为64位操作数作为输出。

此时根据乘累加模式选择信号F_mul的值可以分为两种情况，如下所示：

当F_mul=0时，表明执行的是32x32位模式的乘法或乘累加运算，32位乘法运算的结果可以由下式计算得到，其中signed表示有符号数，unsigned表示无符号数。

$\begin{array}{c}\mathrm{signedA}\×\mathrm{signedB}=\mathrm{signed}\stackrel{\‾}{\mathrm{AHAL}}\×\mathrm{signed}\stackrel{\‾}{\mathrm{BHBL}}\\ =(\mathrm{signedAH}\×\mathrm{signedBH})\×2^{32}+(\mathrm{signedAH}\×\mathrm{unsignedBL})\×2^{16}\\ +(\mathrm{unsignedAL}\×\mathrm{signedBH})\×2^{16}+(\mathrm{unsignedAL}\×\mathrm{unsignedBL})\end{array}$

其中：

R10=signedAHxsignedBH

R11=unsignedALxunsignedBL

R12=signedAHxunsignedBL

R13=unsignedAlxsignedBH；

由于R10和R11没有重叠，因此R10和R11相加的结果实际上就是将R10和R11进行拼接，得到一个64位操作数Ain，而R12和R13则各自进行符号位扩展成两个64位操作数分别为Bin和Cin。

当F_mul=1时，表明执行的是16x16位模式乘法或乘累加运算，16位乘法运算的结果可以由下式计算得到。

$\mathrm{signedA}\×\mathrm{signedB}=\mathrm{signed}\stackrel{\‾}{\mathrm{AHAL}}\×\mathrm{signed}\stackrel{\‾}{\mathrm{BHBL}}=\mathrm{unsignedAL}\×\mathrm{unsignedBH}$

在16x16位模式下，R10、R12和R13存放的运算结果都为零，不需要进行处理。我们只需要对R10进行符号位扩展成一个64位操作数Ein即可。

乘累加器输出单元4包含两个选择器，一个4x64位加法器和一个2x64位加法器。其中4x64位加法器用于实现32x32位模式乘累加运算；2x64位加法器用于实现16x16位模式乘累加运算。累加选择信号A_mul=1时，表示执行的是乘累加操作；A_mul=0时，表示执行的是乘法操作。两个加法器根据累加选择信号A_mul对乘法器结果处理单元的输出分别进行运算得到两个乘累加结果，并根据乘累加模式选择信号F_mul选择一个结果做为最终的输出。

其具体逻辑为：

选择器Ⅰ接收的数据一个来自Raac（输出寄存器HiLo），代表上一次乘累加运算的结果，另一个是64位的零，并且由累加选择信号A_mul确定输出结果。

如果A_mul=1（置高），表明需要进行累加操作，则Din=Raac，

如果A_mul=0（置低），表明不需要进行累加操作，则Din=64'b0。

4x64位加法器接收乘法器结果处理单元3输入的操作数Ain、Bin和Cin，并与累加数Din一起作为输入计算得到32x32位模式下乘累加运算结果Ra。2x64位加法器接收乘法器结果处理单元3输入的操作数Ein，并与累加数Din一起作为输入计算得到16x16位模式下乘累加运算结果Rb。

选择器Ⅱ接收的数据一个来自4x64位加法器的运算结果Ra，另一个来自2x64位加法器运算结果Rb，并且由乘累加模式选择信号F_mul确定输出结果。

如果F_mul置高，表明执行的是16x16位模式乘累加运算，乘累加器最终输出结果R=Rb；

如果F_mul置低，表明执行的是32x32位模式乘累加运算，乘累加器最终输出结果R=Rb。

图4为本发明提出的不同模式下乘累加装置流水线划分图。本发明提供的乘累加装置可以实现32x32位模式和16x16位模式下的两种乘累加运算，对于这两种模式的流水线结构进行了不同的设置。

对于32x32位模式乘累加运算，受到乘累加器物理性质的限制，很难在一个处理器时钟周期内完成，因此在本发明中我们将该模式下的乘累加器结构划分成两级流水来实现。其中操作数预处理单元1、乘法器单元2、乘法器结果处理单元3由于各自的时延较小，我们把它们安排在流水线的第一级执行；32x32位模式下用到了最终乘累加器输出单元4中的4x64位加法器，我们把它安排在流水线的第二级执行，这种安排可以很好的将各单元的关键时延平均的分配给流水线，如图4左边所示。

对于16x16位模式乘累加运算，由于此时只需要复用32x32位模式乘累加运算的一部分功能模块，并且使用的是最终乘累加器输出单元4中的2x64位加法器，与4x64位加法器相比减少了一半的时延，这种情况下我们可以在一个处理器周期内完成16x16位模式乘累加运算，如图4右边所示。

综上所述，本发明实例提出了一种面向无损音频解码算法的自调乘累加装置，它能够根据操作数不同位宽动态的选择不同模式的乘法和乘累加运算，其中包括被乘数和乘数为32x32位模式下的无符号/有符号乘法或乘累加运算在两个时钟周期内完成；16x16位模式下的无符号/有符号乘法或乘累加运算在一个时钟周期内完成。而原本的乘累加装置执行任何乘累加运算都需要两个时钟周期。由于无损音频APE解码算法中乘法和乘累加运算可以占到执行时间的10.9%，且75%左右为16x16位模式。与原乘累加装置相比，本发明的乘累加装置能够提高APE解码算法3.8%的性能。由于本发明能够使得32x32位模式下乘累加操作时延较小，也能够确保16x16位模式下乘累加操作的性能，从而在乘累加器的性能和时延之间取得一个较好的平衡。本发明提出的乘累加装置不仅可以应用与无损APE解码算法，当应用在其他音频算法比如FLAC、MP3和AAC时，也可以分别获得2.5%、0.6%和1.25%左右的性能提升，当然还可以应用在其它乘法和乘累加运算较多且16x16位模式占比较高的场合中。

最后，还需要注意的是，以上列举的仅是本发明的具体实施例子。显然，本发明不限于以上实施例子，还可以有许多变形。本领域的普通技术人员能从本发明公开的内容直接导出或联想到的所有变形，均应认为是本发明的保护范围。

Claims (6)

1.面向无损音频解码算法的自调乘累加装置，其特征在于：

包括操作数预处理单元（1）、乘法器单元（2）、乘法器结果处理单元（3）和乘累加器输出单元（4）；

所述操作数预处理单元（1）用于对操作数进行判决和分解；乘法器单元（2）用于对操作数预处理单元（1）输入的操作数进行乘法运算；乘法器结果处理单元（3）对乘法单元的输出结果进行拼接和符号扩展操作；乘累加器输出单元（4）对乘法器结果处理单元（3）的输入进行加法运算从而得到最终的乘累加结果；

所述操作数预处理单元（1）、乘法器单元（2）、乘法器结果处理单元（3）和乘累加器输出单元（4）按顺序依次连接。

2.根据权利要求1所述的面向无损音频解码算法的自调乘累加装置，其特征在于：

所述操作数预处理单元（1）包括操作数判决模块和操作数分解模块，操作数判决模块对输入的操作数位数进行判决得到乘累加模式选择信号F_mul，如果操作数是32×32位形式的，则F_mul=0，如果操作数是16×16位形式的，则F_mul=1；操作数分解模块把32位操作数分成两个高低16位的数输入到乘法器单元（2）。

3. 根据权利要求2所述的面向无损音频解码算法的自调乘累加装置，其特征在于：

所述乘法器单元（2）包含四个16×16位乘法器，上述四个16×16位乘法器根据有无符号数信号U_mul对操作数预处理单元（1）输入的数据进行乘法运算，分别得到四个并行的输出结果。

4. 根据权利要求3所述的面向无损音频解码算法的自调乘累加装置，其特征在于：

乘法器结果处理单元（3）根据乘累加模式选择信号F_mul对乘法器单元（2）的四个输出结果分别进行拼接和符号扩展；

F_mul=0时，所述拼接为将乘法器I和乘法器II的输出拼接为一个64位操作数，所述符号扩展为将乘法器III和乘法器IV的输出分别扩展两个64位操作数；

F_mul=1时，所述符号扩展为将乘法器II的输出扩展为一个64位操作数，将输入的32位操作数扩展为64位操作数作为输出。

5. 根据权利要求4所述的面向无损音频解码算法的自调乘累加装置，其特征在于：

乘累加器输出单元（4）包含两个选择器，一个4×64位加法器和一个2×64位加法器；其中4×64位加法器用于实现32×32位模式乘累加运算；2×64位加法器用于实现16×16位模式乘累加运算；两个加法器根据累加选择信号A_mul对乘法器结果处理单元（3）的输出分别进行运算得到两个乘累加结果；

当F_mul=0时，选择4×64位加法器的结果作为输出；F_mul=1时，选择2×64位加法器的的结果作为输出。

6. 根据权利要求1~5任一所述的面向无损音频解码算法的自调乘累加装置，其特征在于：

针对无损音频解码算法中包含有较多的乘法和乘累加运算，且接近75%为16x16位模式的特点；本发明的乘累加装置具有根据操作数不同位宽动态的选择不同模式的乘法和乘累加运算的功能，其中包括被乘数和乘数为32x32位模式下的无符号/有符号乘法或乘累加运算在两个时钟周期内完成；16x16位模式下的无符号/有符号乘法或乘累加运算在一个时钟周期内完成。