CN103970183A

CN103970183A - 宽带宽共振全局时钟分配

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Publication number: CN103970183A
Application number: CN201410043093.6A
Authority: CN
Inventors: T·J·布西洛特; D·J·德拉克; R·A·格洛维斯; J·D·希伯勒; Y·I·基姆; L-T·潘戈; W·R·雷赫尔; P·J·雷斯特勒; M·G·R·托马森
Original assignee: International Business Machines Corp
Current assignee: Core Usa Second LLC; GlobalFoundries Inc
Priority date: 2013-02-05
Filing date: 2014-01-29
Publication date: 2014-08-06
Anticipated expiration: 2034-01-29
Also published as: US9054682B2; US20140218087A1; CN103970183B

Abstract

本发明涉及宽带宽共振全局时钟分配。宽带宽共振时钟分配包括：时钟网格，被配置成向集成电路中的多个组件分配时钟信号；可调谐扇区缓冲区，被配置成接收时钟信号并且向时钟网格提供输出；至少一个电感器；至少一个可调谐电阻开关；及电容器网络。可调谐扇区缓冲区可编程为设置时钟信号的等待时间和转换速率。电感器、可调谐电阻开关和电容器网络连接在时钟网格和参考电压之间。至少一个可调谐电阻开关可编程为将至少一个电感器动态切换入或动态切换出时钟分配，以基于时钟信号的频率实现至少一种共振操作模式或者非共振操作模式。

Description

宽带宽共振全局时钟分配

技术领域

本申请总体上涉及改进的数据处理装置与方法，尤其是，涉及用于宽带宽共振全局时钟分配的机制。

背景技术

在同步数字系统中，时钟信号用于为那个系统中数据的运动定义时间参考。时钟分配网络把来自公共点的时钟信号分配到需要它的所有元件。由于这个功能对于同步系统的操作是至关重要的，因此对于时钟信号的特性和用于它们分配的电子网络给予很大的关注。时钟信号常常被看作是简单的控制信号；但是，这些信号具有一些非常特殊的特点和属性。

时钟信号一般利用最大扇出来加载并且以整个同步系统中任意信号，控制或数据信号，的最高速度操作。由于通过时钟信号为数据信号提供了时间参考，因此时钟波形必须特别干净和锐利。此外，这些时钟信号特别受技术缩放的影响，因为，当线路的尺度减小时，长的全局互连线变得明显更有阻力。这种增加的线路电阻是对于同步性能时钟分配的重要性不断增加的一个主要原因。最后，时钟信号到达时间的任何差异和不确定性的控制会严重限制整个系统的最大性能并且造成其中不正确数据信号可能在寄存器中锁存的灾难性竞争状况。

时钟分配网络常常占用芯片所消耗功率的显著部分。共振时钟分配会节省多达50%的全局时钟功率。现代处理器在比共振电路带宽更宽的频率范围上操作。而且，共振和非共振时钟模式之间的快速切换对时钟波形造成不可接受的改变。共振时钟采用很大电感；但是，典型的平面、螺旋形电感器对电源电网造成太大干扰以及更高级别的布线(routing)。共振或其它多模时钟改变了扇区缓冲区所要求的驱动强度，从而导致转换速率(slew rate)的变化、驱动器等待时间的变化及从一种模式步进到另一种，尤其是到共振时钟模式，期间的短周期。

电网的不同扇区被不同地加载，以使得单个缓冲区的大小不是最优的。时钟网格调谐在最后一分钟被调整，而且扇区负载可以改变，而这需要缓冲区调整并且常常是在前道工序（FEOL）之后，其中FEOL包括形成晶体管，金属层下面任何东西，所采取的步骤。

发明内容

在一种说明性实施例中，提供了一种在数据处理系统中用于宽带宽共振时钟分配的方法。该方法包括基于用于集成电路的时钟信号频率，识别用于集成电路的共振模式。集成电路包括多个组件、被配置成向多个组件分配时钟信号的时钟网格、被配置成接收时钟信号并且向时钟网格提供输出的可调谐扇区缓冲区、至少一个电感器、至少一个可调谐电阻开关及电容器网络。电感器、可调谐电阻开关和电容器网络连接在时钟网格与参考电压之间。该方法还包括配置可调谐扇区缓冲区来设置时钟信号的等待时间与转换速率。该方法还包括配置所述至少一个可调谐电阻开关来将至少一个电感器动态地切换入或切换出时钟分配，以实现识别出的共振模式。

在另一种说明性实施例中，一种宽带宽共振时钟分配包括：时钟网格，被配置成向集成电路中的多个组件分配时钟信号；可调谐扇区缓冲区，被配置成接收时钟信号并且向时钟网格提供输出，其中可调谐扇区缓冲区可编程为设置时钟信号的等待时间和转换速率；至少一个电感器；至少一个可调谐电阻开关；及电容器网络。可调谐扇区缓冲区可编程为设置时钟信号的等待时间和转换速率。电感器、可调谐电阻开关和电容器网络连接在时钟网格和参考电压之间。至少一个可调谐电阻开关可编程为将至少一个电感器动态切换入或动态切换出时钟分配，以基于时钟信号的频率实现至少一种共振操作模式或者非共振操作模式。

宽带宽共振时钟分配包括被配置成把时钟信号分配给集成电路的多个组件的时钟网格、被配置成接收时钟信号并且向时钟网络提供输出的可调谐扇区缓冲区，其中可调谐扇区缓冲区可以编程为设置时钟信号的等待时间与转换速率、至少一个电感器、至少一个可调谐的电

在另一种说明性实施例中，一种宽带宽共振时钟分配包括：时钟网格，被配置成向集成电路中的多个组件分配时钟信号；及多个扇区。每个扇区包括：可调谐扇区缓冲区，被配置成接收时钟信号并且向时钟网格提供输出；至少一个电感器；至少一个可调谐电阻开关；及电容器网络。可调谐扇区缓冲区可编程为设置时钟信号的等待时间和转换速率。电感器、可调谐电阻开关和电容器网络连接在时钟网格和参考电压之间。至少一个可调谐电阻开关可编程为将至少一个电感器动态切换入或动态切换出时钟分配，以基于时钟信号的频率实现至少一种共振操作模式或者非共振操作模式。

在其它说明性实施例中，提供了包括具有计算机可读程序的计算机可用或可读介质的计算机程序产品。当在计算设备上被执行时，计算机可读程序使计算设备执行以上关于方法说明性实施例概述的各种操作及其组合。

在还有另一种说明性实施例中，提供了一种系统/装置。该系统/装置可以包括一个或多个处理器及耦合到一个或多个处理器的存储器。存储器可以包括指令，当被一个或多个处理器执行时，该指令使一个或多个处理器执行以上关于方法说明性实施例概述的各种操作及其组合。

本发明的这些及其它特征与优点将在以下本发明示例实施例的具体描述中描述并且将由此变得对本领域普通技术人员显而易见。

附图说明

当结合附图阅读时，参考以下对说明性实施例的具体描述，本发明，及其优选使用模式及进一步的目标和优点，将得到最好的理解，其中：

图1绘出了根据一种说明性实施例的多模式共振时钟分配；

图2说明了根据一种说明性实施例的共振时钟的调谐；

图3示出了对两个电感器的实施例的功率节约；

图4是说明根据一种说明性实施例的用于配置多模式共振时钟分配的机制的操作的流程图；

图5绘出了根据一种说明性实施例的四扇区多模式共振时钟分配；

图6绘出了根据一种说明性实施例的可编程扇区缓冲区(sectorbuffer)；

图7A示出了根据一种说明性实施例的用于可编程扇区缓冲区的输出下降转换(fall slew)、等待时间(latency)和功率控制；

图7B示出了根据一种说明性实施例的用于可编程扇区缓冲区的输出上升转换、等待时间和功率控制；

图8绘出了根据一种说明性实施例的满强度扇区缓冲区的实现；

图9示出了根据一种说明性实施例的在缓冲区大小历程(course)上等待时间变化与转换的调谐；

图10示出了根据一种说明性实施例的随着可编程的扇区缓冲区强度而增加的等待时间；

图11示出了根据一种说明性实施例的随着可编程的扇区缓冲区强度减小的等待时间；

图12示出了根据一种说明性实施例的非重叠切换以便减小内置到扇区缓冲区的驱动器中的直通电流(shoot-through current)；

图13A-13D绘出了根据一种说明性实施例的后道工序可替换的缓冲区设计；

图14绘出了根据一种说明性实施例的用于单个电感器的开关块；

图15绘出了根据一种说明性实施例的在栅极输入上具有RC过滤器的开关设计；

图16示出了根据一种说明性实施例的开关电阻随着编程台阶(programming step)的改变；

图17说明了根据一种说明性实施例的进入共振模式的台阶图案(step pattern)；

图18A绘出了根据一种说明性实施例的可调谐共振开关及其控制逻辑控制结构；

图18B绘出了根据一种说明性实施例的可调谐共振开关及其控制逻辑控制结构；

图19A绘出了根据一种说明性实施例的全通门(full pass gate)可调谐共振开关；

图19B说明了根据一种说明性实施例的只对高频模式递增使能全通门的全通门实施例；

图20绘出了根据一种说明性实施例的组合的数字与电压调谐共振开关；

图21绘出了根据一种说明性实施例的模拟电压斜坡(ramp)可调谐共振开关；

图22示出了根据一种说明性实施例的电压逐步升高以便从非共振模式切换到共振模式，及电压的逐步减小以便从共振模式切换到非共振模式；

图23示出了根据一种说明性实施例的具有坪区(plateau)的电压斜坡；

图24绘出了根据一种说明性实施例的模拟泵与控制共振开关；及

图25绘出了根据一种说明性实施例的长且薄的电感器。

具体实施例

说明性实施例提供了用于宽带宽共振全局时钟分配的机制。说明性实施例使用可被动态切换的多个并联的电感器，以便根据当前的处理器频率调整时钟网格的共振频率。这把非共振模式推到低功率频率，其中由电感器开关造成的附加功率可以被容忍。说明性实施例提供了具有缓慢开启的可变电阻的开关。偏置节点的附加电容在时钟分配时缓慢引入，因此突然的负载变化不会影响时钟信号。每个感应性负载都可能具有与其电容匹配的唯一开关。

说明性实施例提供了长且薄的电感器结构，该结构为共振时钟提供了足够的电感。有些质量丢失了；但是，因为通量捕捉在螺旋形中很差，所以这种损失不明显。

说明性实施例还在编程范围上提供了具有可调谐等待时间与转换速率的可编程缓冲区。可编程缓冲区提供了两个调谐度，包括具有恒定前道工序覆盖区的历程、满强度设计时调谐和接通与断开部分驱动器的动态调谐。可编程缓冲区具有在所有编程上的恒定前道工序（FEOL）覆盖区及可以在后道工序（BEOL）处调整的可调谐台阶(tunable step)。

宽带宽共振时钟分配

图1绘出了根据一种说明性实施例的多模式共振时钟分配。时钟网格110向集成电路的组件提供全局时钟信号。时钟分配在0（零）级树101接收时钟，它向可调谐扇区缓冲区102提供时钟信号。可调谐扇区缓冲区102可以编程为设置等待时间和转换速率，如以下将更具体描述的。

多模式共振时钟分配使用连接到时钟网格110的多个电感器103L₁-L_N。电感器103L₁-L_N还通过可调谐共振开关104连接到电容器105C_DCAP。每个可调谐共振开关104都包括开关和可变电阻器，如图1中所示。

每个电感器103、可调谐共振开关104和电容器105构成具有共振频率的RLC电路。图2说明了根据一种说明性实施例的共振时钟的调谐。如图2中所示，共振时钟可以通过调整电阻、电感和电容的值来调谐。图2示出了具有各种电阻值的电流和频率。减小电阻导致幅值增加，而增加电阻导致幅值减小。调整电感影响共振频率，使曲线左右偏移。

返回图1，用于单个电感器的共振分配的频率如下：

f_{1} = \frac{1}{2 π \sqrt{L_{1} C_{grid}}}

（等式1）

具有多个电感器的共振分配的频率如下：

f_{n} = \frac{1}{2 π \sqrt{(L_{1} | | L_{2} | | . . . | | L_{n}) C_{grid}}}

（等式2）

（等式3）

其中，C_grid是时钟线的寄生电容和被驱动的下一个时钟电路的栅极电容。

图3示出了对两个电感器的实施例的功率节约。如图3中看到的，高频共振模式提供了功率节约，尤其是对于3.5GHz上的操作。低频共振模式从3.5GHz至2.5GHz提供功率节约。非共振模式可以用于2.5GHz之下。

所属技术领域的技术人员知道，本发明的各个方面可以实现为系统、方法或计算机程序产品。因此，本发明的各个方面可以具体实现为以下形式，即：完全的硬件实施方式、完全的软件实施方式（包括固件、驻留软件、微代码等），或硬件和软件方面结合的实施方式，这里可以统称为“电路”、“模块”或“系统”。此外，在一些实施例中，本发明的各个方面还可以实现为在一个或多个计算机可读介质中的计算机程序产品的形式，该计算机可读介质中包含计算机可读的程序代码。

可以采用一个或多个计算机可读介质的任意组合。计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质。计算机可读存储介质例如可以是——但不限于——电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子（非穷举的列表）包括：具有一个或多个导线的电连接、便携式计算机盘、硬盘、随机存取存储器（RAM）、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本文件中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。

计算机可读的信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了计算机可读的程序代码。这种传播的数据信号可以采用多种形式，包括——但不限于——电磁信号、光信号或上述的任意合适的组合。计算机可读的信号介质还可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。

计算机可读介质上包含的程序代码可以用任何适当的介质传输，包括——但不限于——无线、有线、光缆、RF等等，或者上述的任意合适的组合。

可以以一种或多种程序设计语言的任意组合来编写用于执行本发明操作的计算机程序代码，所述程序设计语言包括面向对象的程序设计语言—诸如Java、Smalltalk、C++等，还包括常规的过程式程序设计语言—诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络——包括局域网(LAN)或广域网(WAN)—连接到用户计算机，或者，可以连接到外部计算机（例如利用因特网服务提供商来通过因特网连接）。

下面将参照根据本发明实施例的方法、装置（系统）和计算机程序产品的流程图和/或框图描述本发明。应当理解，流程图和/或框图的每个方框以及流程图和/或框图中各方框的组合，都可以由计算机程序指令实现。这些计算机程序指令可以提供给通用计算机、专用计算机或其它可编程数据处理装置的处理器，从而生产出一种机器，使得这些计算机程序指令在通过计算机或其它可编程数据处理装置的处理器执行时，产生了实现流程图和/或框图中的一个或多个方框中规定的功能/动作的装置。

也可以把这些计算机程序指令存储在计算机可读介质中，这些指令使得计算机、其它可编程数据处理装置、或其他设备以特定方式工作，从而，存储在计算机可读介质中的指令就产生出包括实现流程图和/或框图中的一个或多个方框中规定的功能/动作的指令的制造品（article of manufacture）。

计算机程序指令也可以加载到计算机、其它可编程数据处理装置或者其它设备上，使得一系列操作步骤在计算机、其它可编程装置或者其它设备上执行，产生一种计算机实现的过程，使得在所述计算机或者其它可编程装置上执行的指令提供用于实现在所述流程图和/或框图中的一个或多个方框中规定的功能/动作的过程。

图4是说明根据一种说明性实施例的用于配置多模式共振时钟分配的机制的操作的流程图。操作开始（方框400），并且该机制识别用于时钟分配的共振或非共振操作模式（方框401）。该机制可以基于集成电路期望的频率识别时钟分配的操作模式。例如，在图3所示的两个电感器的实施例中，该机制可以把操作模式识别为用于低于2.5GHz频率的非共振模式、用于2.5GHz和3.5GHz之间频率的低频共振模式以及用于高于3.5GHz频率的高频共振模式。

该机制设置用于等待时间和转换速率的可编程缓冲区（方框402）。可编程缓冲区可以允许两个调谐度，包括具有恒定FEOL覆盖区的历程、满强度设计时调谐和接通与断开部分驱动器的动态调谐，如以下将更具体描述的。

然后，该机制接通并联的电感器（方框403）。该机制可以基于识别出的共振模式利用可调谐的共振开关接通多个电感器。该机制还可以逐步接通并联的电感器，以确保时钟波形不会不利地受共振模式改变的影响。电感器被接通，或者视情况而定，被断开，的方式将在下面更具体的描述。其后，操作结束（方框404）。

当并联电感器分别经共振开关逐步使能或禁用时，（图1中指示的）可调谐扇区缓冲区102的扇区缓冲区强度可以一起减小或增加。

附图中的流程图和框图显示了根据本发明的多个实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

图5绘出了根据一种说明性实施例的四扇区多模式共振时钟分配。共振时钟分配包括四个扇区S0-S3，每个扇区都具有连接到时钟网格的一个可调谐扇区缓冲区及把至少一个电感器连接到电容器的至少一个可调谐共振开关。在一个示例实施例中，电感器L_LF对于低频模式接通，而电感器L_HF对高频模式接通。

可编程扇区缓冲区

图6绘出了根据一种说明性实施例的可编程扇区缓冲区。可编程扇区缓冲区接收时钟输入信号和使能信号。倒相器605反转使能信号。非或（NOR）门601接收时钟输入信号和反转的使能信号。倒相器602反转NOR门601的输出并且把反转的信号提供给P-沟道金属氧化物半导体场效应晶体管（MOSFET）606。

非与（NAND）门603接收时钟输入信号和使能信号。倒相器604反转NAND门603的输出并且把反转的信号提供给N-沟道MOSFET607。P-沟道MOSFET606和N-沟道MOSFET607串联连接并且提供时钟输出信号。NOR门601（β₁）、倒相器（β₂）、NAND门603（β₃）和倒相器604（β₄）设计成提供β比率，以便根据所需的时钟模式把转换速率和等待时间值控制成不同。β比率可以设置成防止时钟输出中的直通电流。

P-沟道MOSFET606的P-沟道宽度（pwidth）和N-沟道MOSFET607的N-沟道宽度（nwidth）控制转换速率与功率等级。指状元件(finger)是加起来形成大晶体管的小晶体管。指状元件的宽度被选择成方便后道工序（BEOL）大小替换的整数强度变化。晶体管606、607的额定强度大小与扇区的负载匹配。所有缓冲区都具有预订数量的调谐台阶。

图7A示出了根据一种说明性实施例的用于可编程扇区缓冲区的输出下降转换、等待时间和功率控制。可编程扇区缓冲区包括NOR门701、倒相器702、NAND门703、倒相器704、倒相器705、P-沟道MOSFET706和N-沟道MOSFET707。β比率、pwidth和nwidth可以设计成用于P-沟道MOSFET706的快速断开和N-沟道MOSFET707的缓慢接通以使在两个输出晶体管都接通时没有重叠。

图7B示出了根据一种说明性实施例的用于可编程扇区缓冲区的输出上升转换、等待时间和功率控制。β比率、pwidth和nwidth可以设计成用于P-沟道MOSFET706的缓慢接通和N-沟道MOSFET707的快速断开以使没有重叠。

图8绘出了根据一种说明性实施例的满强度扇区缓冲区的实现。图8中的扇区缓冲区包括多个阶段801-804。每个阶段801-804都具有调谐后的等待时间和转换。每个阶段801-804都防止输出直通电流。离散的转换与等待时间在调谐范围之上混合。X是驱动器的基本大小并且是整数个指状元件。于是，系数指示每个扇区接通多少个基本大小。比率8、1和2可以依赖于应用和时钟负载而变。

每个阶段接收一个时钟输入信号（CLK_IN）及一个或多个使能信号（例如，EN_1、EN_2、EN_8等）。通过断言对应于期望共振模式的使能信号，控制逻辑可以调谐等待时间与转换。

图9示出了根据一种说明性实施例的在缓冲区大小历程上等待时间变化与转换的调谐。图10示出了根据一种说明性实施例的随着可编程的扇区缓冲区强度增加的等待时间。图11示出了根据一种说明性实施例的随着可编程的扇区缓冲区强度减小的等待时间。图12示出了根据一种说明性实施例的非重叠切换以便减小内置到扇区缓冲区的驱动器中的直通电流。如图12中所示，P-沟道MOSFET（PFET）在N-沟道MOSFET（NFET）接通之前断开，并且NFET在PFET接通之前断开。

图13A-13D绘出了根据一种说明性实施例的后道工序可替换的缓冲区设计。参考图13A，可编程扇区缓冲区包括NOR门1301、倒相器1302、NAND门1303、倒相器1304、倒相器1305、PFET1306和NFET1307，如图6中一样。可编程扇区缓冲区还可以包括可选择的PFET1310和可选择的NFET1313。可以通过在后道工序（BEOL）中沿虚线在金属层中进行连接来添加PFET1310和/或NFET1313。可以添加多个这种PFET1310和/或NFET1313。作为替代，可以使用控制信号来控制添加多少个PFET1310和/或NFET1313。

可以通过在BEOL中沿虚线在金属层中进行连接来添加倒相器1309和/或倒相器1312。可以添加多个倒相器1309和/或倒相器1312。作为替代，可以使用控制信号来控制添加多少个倒相器1309和/或倒相器1312。

可以通过在BEOL中沿虚线在金属层中进行连接来添加NOR门1308和/或NAND门1311。可以添加多个NOR门1308和/或NAND门1311。作为替代，可以使用控制信号来控制添加多少个NOR门1308和/或NAND门1311。

在图13A的例子中，n是满强度的百分比、f是NOR门1308的指状元件的个数、g是NAND门1311的指状元件的个数、h是倒相器1309的指状元件的个数、i是倒相器1312的指状元件的个数、j是PFET1310的指状元件的个数、而k是NFET1313的指状元件的个数。在这个例子中，w_n和w_p代表缓冲区设计中NFET和PFET的单个指状元件的宽度。缓冲区大小可以是线性的或者几何的。

图13B绘出了根据一个示例实施例的小增益、高功率BEOL可替换缓冲区设计。这种小增益、高功率的缓冲区设计包括添加的PFET1310和NFET1313，但是不包括添加的NOR门或MAND门并且不包括添加的倒相器。

图13C绘出了根据一个示例实施例的小增益、小指状元件、低功率BEOL可替换缓冲区设计。这种小增益、小指状元件、低功率的缓冲区设计包括添加的倒相器1309、1312。

图13D绘出了根据一个示例实施例的大增益或大指状元件BEOL可替换缓冲区设计。这种大增益或大指状元件的设计包括添加的NOR门1308和添加的NAND门1311。

可变电阻开关

返回图1，可调谐共振开关104具有与电感匹配的宽度。根据等式1至3，越高的频率可以使用越低的电感，及相应越低的电阻（即，更宽的用于实现一个或多个开关的FET）。开关设计成使得其电阻在多个周期上小心地减小或增加。

图14绘出了根据一种说明性实施例的用于单个电感器的开关设计。开关块包括多个台阶，诸如台阶1410、1420、1430、1440、1450、1460。在台阶1410中，倒相器1413接收共振模式（RES_MODE）信号，并且倒相器1414接收使能（EN_1）信号。OR门1411作为输入接收反转的共振模式信号和反转的使能信号并且把其输出提供给开关组件1415中PFET的栅极。AND门1412接收共振模式信号和使能信号并且把输出提供给开关组件1415中NFET的栅极。

如果共振模式信号被解除断言（低）并且使能信号EN_1被解除断言（低），则OR门1411的输出为高而且AND门1412的输出为低，在这种情况下，开关组件1415的PFET和NFET都处于断开状态。如果共振模式信号被解除断言（低）并且使能信号EN_1被断言（高），则OR门1411的输出为高而且AND门1412的输出为低，在这种情况下，开关组件1415的PFET和NFET都处于断开状态。如果共振模式信号被断言（高）并且使能信号EN_1被解除断言（低），则OR门1411的输出为高而且AND门1412的输出为低，在这种情况下，开关组件1415的PFET和NFET都处于断开状态。如果共振模式信号被断言（高）并且使能信号EN_1被断言（高），则OR门1411的输出为低而且AND门1412的输出为高，在这种情况下，开关组件1415的PFET和NFET都处于接通状态。因而，开关组件1415只有当共振模式信号被断言并且使能信号EN_1被断言时才接通。

当开关组件1415接通时，电流流经电感器1402并通过开关组件1415进入电容器C_DCAP。因而，控制逻辑可以通过断言使能信号EN_1、EN_2、EN_3等接通各个台阶中的开关设计。台阶的大小可以相同，台阶可以线性变大或者可以几何变大。如果它们相同，则每个台阶的输出驱动相同。如果是线性的，则，例如，每个相继的输出驱动器可以增加一个指状元件。如果是几何的，则第一台阶可以具有一个指状元件，第二台阶可以具有两个指状元件，第三台阶可以具有四个指状元件，第四台阶可以具有八个指状元件，等等。改变它们的另一种途径将是所有台阶都具有相同的指状元件，但是按不同的增量接通它们。在一种实施例中，它们可以一次被接通一个。在另一种实施例中，控制逻辑可以接通一个指状元件，然后两个指状元件，然后四个指状元件，等等。随着控制逻辑使能开关，导通性增加并且电阻减小。

在所绘出的例子中，开关设计中的开关具有1、2、4、8、16和32的台阶大小。例如，台阶1410具有台阶大小1，台阶1420具有台阶大小2，台阶1430具有台阶大小4，台阶1440具有台阶大小8，台阶1450具有台阶大小16，而台阶1460具有台阶大小32。切换是完全可编程的。台阶大小选择成允许共振能量分别逐步包括到时钟网格中或者排除出时钟网格，使得相似的时钟边缘（例如，下降的时钟）之间经过的时间差最小化。这种相继的下降（或上升）边缘之间的时间差被称为周期时间。它应当保持恒定或者非常缓慢（无穷小地）漂移，以确保由时钟管理的同步电路的功能性。还有个好处是扇区缓冲区强度通过开关内FET台阶的使能或禁用进行的调整的交织。台阶大小是输出指状元件的个数或者驱动器宽度。每个电感器都具有将在使其进入共振电路时被接通的开关。对于低频设计，更少的电感器被接通。

图15绘出了根据一种说明性实施例的在栅极输入上具有RC过滤器的开关设计。控制逻辑断言使能信号EN_A和EN_B。EN_A信号传播通过电阻器1501而EN_B信号传播通过电阻器1502。当EN_A和EN_B传播时，每个开关组件1503都逐步且相继地接通，使得逐渐越来越多的电流从时钟网格流经电感器1505、经过开关组件1503并到达电容器C_DCAP1504，或者对于电感器电流反过来也成立。

图15中的开关设计使用电阻器-电容器（RC）延迟进行各个开关组件1503的自时间切换(self-time switching)。图15中所示的开关设计使用两个使能信号，节省了控制信号。在一种备选实施例中，开关设计可以包括AND和OR功能，以控制哪些部分接通，这类似于图14所示的实施例。

图16示出了根据一种说明性实施例的开关电阻随着编程台阶的改变。当开关通过控制信号或者通过RC延迟传播被接通时，电阻减小且传导性增加。

图17说明了根据一种说明性实施例的进入共振模式的台阶图案。开关设计逐台阶（在图17中是按列）接通。控制逻辑使用在可编程开关中具有非线性台阶大小的线性步进。其它实施例可以使用非线性步进、线性台阶大小或者某种其它组合，以便实现所需的接通特性。还应当指出，当使能越来越多的开关（台阶）时，扇区缓冲区强度斜坡式下降。

图18A和18B绘出了根据一种说明性实施例的可调谐共振开关控制逻辑控制结构。在图18A所示的例子中，可调谐共振开关包括多个电感器节点，每个节点具有多个指状元件。如果至少一个指状元件被使能，则第一个电感器节点，电感器1节点，缺省地被使能。如果没有一个指状元件使能信号（FINGER_1至FINGER_M）被使能，则没有一个电感器节点被使能，而且时钟分配处于非共振模式。每个其它电感器节点，诸如电感器N节点，都是利用电感器使能信号，诸如使能电感器N信号，使能的。

缓冲区1801接收第一指状元件使能信号并且把该信号提供给晶体管1802。因而，通过让FINGER_1被使能，晶体管1802接通并且电流从电感器1节点流到电容器节点。随着更多指状元件被使能，更多晶体管接通，从而允许更多电流从电感器1节点流到电容器节点。

对于电感器N节点，AND门1811接收第一指状元件使能信号和使能电感器N信号。如果电感器N被使能并且指状元件1被使能，则AND门1811接通晶体管1812，从而允许电流从电感器N节点流到电容器节点。随着更多指状元件被使能，更多晶体管接通，从而允许更多电流从电感器N节点流到电容器节点。于是，控制逻辑可以使能所需要数量的电感器并且然后通过断言指状元件使能信号来斜坡式提升电流。

图18A的可调谐共振开关控制逻辑提供了均匀的传导性增加和均匀的传导性减小。图18A中所示的控制逻辑还提供了用于非共振模式的断开状态（即，FINGER_1至FINGER_M输入设置成0）。控制结构提供了对并联电感器的特定子集的选择（即，ENABLEINDUCTOR N），全都利用了合理最小化的控制逻辑。应当指出，在这里，指状元件控制可以跨电感器开关共享。以这种途径，一个或多个并联的电感器可以被引入，以便既存储能量又用作为时钟网格的能量源。一般而言，并联电感器的数量越大，由等式3表示的共振频率越高。

图18B绘出了根据一种备选实施例的可调谐共振开关控制逻辑。图18B中所示的可调谐共振开关包括N个电感器和M个指状元件。AND门1821接收用于电感器1节点和指状元件1的指状元件使能信号和电感器使能信号。如果用于电感器1的电感器使能信号被断言而且用于指状元件1的指状元件使能信号被使能，则AND门1821接通晶体管1822，从而允许电流从电感器1节点流到电容器节点。类似地，AND门1831接收用于电感器N节点和指状元件1的指状元件使能信号和电感器使能信号。如果用于电感器N的电感器使能信号被断言而且用于指状元件1的指状元件使能信号被使能，则AND门1831接通晶体管1832，从而允许电流从电感器N节点流到电容器节点。于是，控制逻辑可以使能所需要数量的电感器并且通过断言指状元件使能信号来斜坡式提升电流。

图19A绘出了根据一种说明性实施例的全通门可调谐共振开关。图19A中所示的全通门实施例包括用于高频共振模式的电感器N节点和用于低频共振模式的电感器1节点。NAND门1901接收电感器N信号和指状元件使能信号。倒相器1902接收NAND门1901的输出并且把反转的信号提供给全通门1905的NFET。NAND门1901的输出提供给全通门1905的PFET。

在期望最高频率共振模式的情况下，并联的电感器被使能。使能电感器信号和指状元件信号（即，FINGER_ENABLE_1至FINGER_ENABLE_M）全都被断言（高），通门1905和1906被接通，并且电流分别从电感器N节点和电感器1节点通过全通门1905和1906流到电容器节点1920。如果指状元件使能信号被解除断言（低），则通门1905和1906被断开，而且电流不分别从电感器N节点或电感器1节点通过全通门1905和1906流到电容器节点1920。

在期望最低频率共振模式的情况下，只有低频电感器（例如，电感器1）被使能。通过把“使能电感器N”设置成低，高频电感器被禁用。

倒相器1903接收用于低频共振模式的指状元件使能信号并且把反转后的指状元件使能信号提供给全通门1906的PFET。倒相器1904反转指状元件使能信号并且把反转后的信号提供给全通门1906的NFET。如果指状元件使能信号被断言（高），则全通门1906接通，并且电流从电感器1节点通过全通门1915流到电容器节点1920。如果指状元件使能信号解除断言（低），则全通门1906被断开，并且电流不从电感器1节点通过全通门1915流到电容器节点1920。

图19A中所示的可调谐共振开关可以具有两个或更多个指状元件，使得控制逻辑可以按台阶接通可调谐共振开关。由NAND门1901和倒相器1903接收的指状元件使能信号可以是相同的信号。全通门1905、1915降低了对电源和设备类型的转变敏感性。全通门1905、1915最小化了从非共振到共振模式过渡期间的周期崩溃敏感性(cycle collapse sensitivity)。

图19B说明了根据一种说明性实施例的只对高频模式递增使能全通门的全通门实施例。相对于图19A，图19B的实施例减小了控制逻辑的大小和离散晶体管的个数（按因子2）--但没有减小总的FET宽度，这个宽度应当保持近似恒定。一个好处是可以减小电路大小及其布线拥塞。

在更具体地考虑图19B的操作时，倒相器1903接收用于低频共振模式的指状元件使能信号并且把反转后的指状元件使能信号提供给PFET1952。如果指状元件使能信号被断言（高），则PFET1952接通，并且电流从电感器1节点通过PFET1952流到电容器节点1920。如果指状元件使能信号被解除断言（低），则PFET1952被断开，并且电流不从电感器1节点通过PFET1952流到电容器节点1920。

NAND门1901接收使能电感器N信号和指状元件使能信号。倒相器1902接收NAND门1901的输出并且把反转后的信号提供给NFET1951。如果使能电感器N信号和指状元件使能信号都被断言（高），则NFET1951接通，并且电流从电感器N节点通过NFET1951流到电容器节点1920。如果使能电感器N信号和指状元件使能信号中任何一个被解除断言（低），则NFET1951断开，并且电流不从电感器N节点通过NFET1951流到电容器节点1920。

在高频共振模式，其中ENABLE INDUCTOR HIGH（使能电感器高）被设置成高，用于开关的这个指状元件的指状元件使能信号的断言递增地使能NFET1951和PFET1952，其中NFET1951和PFET1952一起构成全通门1955，以便在最大能量来源于共振网络时，使时钟定时从NFET和PFET的异质敏感性脱敏。换句话说，全通门1955开关减小了对电源和设备类型的过渡敏感性。相对于图19A的实施例，图19B中所示的增量全通门实施例实质性减少了控制逻辑和布线拥塞。图19B中所示的可调谐共振开关稍微减少了由于控制逻辑减小的大小所造成的泄漏。

图20绘出了根据一种说明性实施例的组合的数字与电压调谐共振开关。图20中绘出的组合的数字与电压调谐开关包括N个组，每个组有M个指状元件。信号前缀“Group1”指示FET2004、2005把电感器1节点连接到电容器节点。信号前缀“GroupN”指示FET2014、2015把电感器N节点连接到电容器节点。

对于组1，指状元件信号GROUP1_1在电压缓冲区2002被接收，电压缓冲区2002把该指状元件信号提供给NFET2004，并且指状元件信号GROUP1_M在电压缓冲区2003被接收，电压缓冲区2003把该指状元件信号提供给NFET2005。对于组N，指状元件信号GROUPN_1在电压缓冲区2012被接收，电压缓冲区2012把该指状元件信号提供给NFET2014，并且指状元件信号GROUPN_M在电压缓冲区2013被接收，电压缓冲区2013把该指状元件信号提供给NFET2015。

电压缓冲区2002、2003通过开关2001接收电源电压，开关2001在VDD、VCS和泵供的电源电压之间切换。电压缓冲区2012、2013通过开关2011接收电源电压，开关2011在VDD、VCS和泵供的电源电压之间切换。开关2001、2011可以递增地增加或减小电压。越高的栅极电压使这里示出的N型FET导通性更好。总的FET导通性是由数字加/减和电压切换的组合来校准的。开关2001、2011增加开关的导通性可以求解成例如由以下定义的泵供电源提供的用于共振模式操作的峰值电压：

V_Pump_mzx=VDD_{clock_grid}/2（等式4）

为了简化，给定共振模式中的源极-漏极电压是时钟网格的高电压的一半（即，VDD_{clock_grid}/2），则等式4定义了可允许用于三个端子的绝缘体上硅FET的峰值可靠性电压。图20的组合的数字与电压调谐共振开关允许通门中每个FET内的有限电阻变化并因此最小化时钟中的中断。

图21绘出了根据一种说明性实施例的模拟电压斜坡可调谐共振开关。电压电源2101可以是从地（GND）逐步移动到（等式4的）V_Pump_max并且反之亦然的泵供电源（或者可以是常规电压源）。电压源2101把电压提供给FET2102的栅极，及提供给共振时钟域中的其它开关的栅极。电压源2101通过升高或降低电压缓慢地校准FET2102的总传导性，利用与扇区缓冲区驱动器的握手2103来实现。这里示出的握手电路2103必须感测电压中的负或正变化，以调整扇区缓冲区强度，来分别增加或减小。

图21的电压斜坡可调谐共振开关没有逻辑电路而且，因此，受单个全局控制点的控制。图22示出了根据一种说明性实施例的电压逐步升高，以便从非共振模式切换到共振模式，及电压的逐步减小，以便从共振模式切换到非共振模式。

图23示出了根据一种说明性实施例的具有坪区的电压斜坡。电压斜坡可以具有不同的台阶高度、坪区持续时间和斜坡率(ramprate)。在这些坪区中零个或者一个或多个，握手电路（例如，2103）可以被调用，以触发扇区缓冲区强度调整。而且，电压斜坡可以具有与移出共振不同的移入共振的坪区个数。例如，因为在进入途中需要把decap预先充电至VDD，所以电压斜坡可以具有比移出共振更多的移入共振的（与扇区缓冲区关联的）坪区和握手。每个坪区都允许组件在下一个台阶之前稳定下来。

图24绘出了根据一种说明性实施例的模拟泵与控制共振开关。模拟电压源2401是把输出从地（GND）逐步移动到V_Pump_max并且反之亦然的泵供电路。电压源2401向FET2402的栅极及共振时钟域中的其它开关提供电压。电压源2401通过升高或降低交付给FET2402的栅极的电压，缓慢地校准FET2402的总传导性。数字控制电路可以管理模拟开关的栅极电压并且，有利地，管理扇区缓冲区强度调整。

电感器

图25绘出了根据一种说明性实施例的长且薄的电感器。在所绘出的例子中，电感器2500是在金属层中以单层螺旋形成的非常长且薄的组件。例如，电感器2500可以具有200：1的宽长比。电感器2500可以形成在信号线之间的顶层中。

在一种示例实施例中，电感器2500是32nm硅技术中的厚金属电感器。电感器是1mm宽且32μm高，具有2.06nH/mm的电感（L），及在4GHz有3.85的品质（Q）。电感器是利用3.6μm的金属沟道宽度和1.2μm的间距形成的。单匝电感器具有0.486nH/mm的电感（L）和2.30的品质（Q）。

与螺旋形电感器相比，质量因子减小了。成本开销比螺旋形电感器小得多。电流受布线的电迁移的限制。电感器可以利用两个金属层横跨电网。

因而，说明性实施例提供了用于宽带宽共振全局时钟分配的机制。说明性实施例利用可切换电感扩展了全局共振时钟电路的范围。说明性实施例提供了可编程、可变电阻开关。所说明实施例的机制支持多个调谐频率。说明性实施例还修改电感器，以适合具有最小中断的电网。说明性实施例还提供可编程、后道工序可调谐扇区缓冲区。

与单电感器设计或者具有不能切入、切出的电感器的设计相比，说明性实施例拓宽了共振时钟电路的有效带宽。依赖于期望的复杂性和系统需求，共振模式的个数可以是1至n。一个示例实施例实现了两个共振模式。说明性实施例证明了利用开关和电感器拓宽共振电路的带宽的途径。

如以上所指出的，应当认识到，说明性实施例可以采取完全硬件实施例的形式、完全软件实施例的形式或者结合硬件元件与软件元件的实施例的形式。在一个示例实施例中，说明性实施例的机制是以软件或程序代码实现的，包括但不限于固件、驻留软件、微代码等。

适于存储和/或执行程序代码的数据处理系统将包括至少一个直接或者通过系统总线间接耦合到存储器元件的处理器。存储器元件可以包括在程序代码实际执行过程中采用的本地内存、大容量储存器及提供至少一些程序代码的临时存储以便减少在执行过程中必须从大容量储存器检索代码的次数的高速缓存存储器。

输入/输出或I/O设备（包括但不限于键盘、显示器、定点设备等）可以直接地或者通过中间I/O控制器耦合到系统。网络适配器也可以耦合到系统，以便使数据处理系统能够通过中间的专用或公共网络变得耦合到其它数据处理系统或者远端打印机或存储设备。调制解调器、电缆调制解调器和以太网卡仅仅是当前可以获得的网络适配器的几种类型。

本发明的描述是为了说明和描述的目的而给出的，而不是详尽的或者要把本发明限定到所公开的形式。对本领域的普通技术人员来说，许多修改与变体都是显而易见的。实施例的选择与描述是为了最好地解释本发明的原理、实践应用，并且使本领域的其他普通技术人员能够理解本发明具有适于预期特定用途的各种修改的各种实施例。

Claims

1.一种宽带宽共振时钟分配，包括：

时钟网格，被配置成向集成电路中的多个组件分配时钟信号；

可调谐扇区缓冲区，被配置成接收时钟信号并且向时钟网格提供输出，其中可调谐扇区缓冲区可编程为设置时钟信号的等待时间和转换速率；

至少一个电感器；

至少一个可调谐电阻开关；及

电容器网络，

其中电感器、可调谐电阻开关和电容器网络连接在时钟网格和参考电压之间；

其中至少一个可调谐电阻开关可编程为将至少一个电感器动态切换入或动态切换出时钟分配，以基于时钟信号的频率实现至少一种共振操作模式或者非共振操作模式。

2.如权利要求1所述的时钟分配，其中可调谐扇区缓冲区被配置成成形用于非重叠输出驱动的时钟信号的脉冲。

3.如权利要求1所述的时钟分配，其中至少一个可调谐电阻开关被断开以实现非共振操作模式。

4.如权利要求1所述的时钟分配，其中至少一个可调谐电阻开关被接通以实现共振操作模式。

5.如权利要求1所述的时钟分配，其中至少一个可调谐电阻开关可编程为逐步接通或断开至少一个电感器以减小时钟中断。

6.如权利要求5所述的时钟分配，其中至少一个可调谐电阻开关以多个台阶逐步减小或增加电阻。

7.如权利要求6所述的时钟分配，其中多个台阶的台阶大小是线性的或者几何的。

8.如权利要求1所述的时钟分配，其中至少一个可调谐电阻开关包括至少一个开关和至少一个可变电阻器。

9.如权利要求1所述的时钟分配，其中至少一个电感器包括在一个或多个金属层中构造的至少一个电感器，使得它包含在具有基本上不等维度的矩形形状中。

10.如权利要求9所述的时钟分配，其中矩形形状的最小维度小于被定向在同一金属层上并且在与该矩形形状的最大维度相同方向上的相邻电力线或接地线之间的间距。

11.如权利要求9所述的时钟分配，其中至少一个电感器包括一匝或多匝导体，并且其中矩形形状的长度至少是矩形形状的宽度的两百倍。

12.一种宽带宽共振时钟分配，包括：

时钟网格，被配置成向集成电路中的多个组件分配时钟信号；及

多个扇区，其中每个扇区包括：

至少一个电感器；

至少一个可调谐电阻开关；及

电容器网络，

13.如权利要求12所述的时钟分配，其中可调谐扇区缓冲区被配置成成形用于非重叠输出驱动的时钟信号的脉冲。

14.如权利要求12所述的时钟分配，其中至少一个可调谐电阻开关可编程为逐步接通或断开至少一个电感器以减小时钟中断。

15.如权利要求12所述的时钟分配，其中至少一个可调谐电阻开关包括至少一个开关和至少一个可变电阻器。

16.如权利要求12所述的时钟分配，其中至少一个电感器包括在一个或多个金属层中构造的至少一个电感器，使得它包含在具有基本上不等维度的矩形形状中。

17.如权利要求16所述的时钟分配，其中矩形形状的最小维度小于被定向在同一金属层上并且在与该矩形形状的最大维度相同方向上的相邻电力线或接地线之间的间距。

18.如权利要求16所述的时钟分配，其中至少一个电感器包括一匝或多匝导体，并且其中矩形形状的长度至少是矩形形状的宽度的两百倍。

19.一种用于宽带宽共振时钟分配的方法，所述方法包括：

基于用于集成电路的时钟信号的频率来识别用于集成电路的共振模式，其中集成电路包括多个组件、被配置成向多个组件分配时钟信号的时钟网格、被配置成接收时钟信号并且向时钟网格提供输出的可调谐扇区缓冲区、至少一个电感器、至少一个可调谐电阻开关及电容器网络，其中电感器、可调谐电阻开关和电容器网络连接在时钟网格和参考电压之间；

配置可调谐扇区缓冲区来设置时钟信号的等待时间和转换速率；及

配置至少一个可调谐电阻开关来将至少一个电感器动态切换入或动态切换出时钟分配，以实现所识别的共振模式。

20.如权利要求19所述的方法，其中配置至少一个可调谐电阻开关包括：

将至少一个可调谐电阻开关编程成逐步接通或断开至少一个电感器以减小时钟中断。