CN103916092A

CN103916092A - 混合数字/模拟功率放大器

Info

Publication number: CN103916092A
Application number: CN201310713316.0A
Authority: CN
Inventors: 罗斯·S·威尔逊; 瑟德·E·阿得利; 彼得·吉斯; 卡玛瑞·阿扎德; 唐纳德·R·拉特瑞; 詹姆斯·F·麦克唐纳
Original assignee: Infineon Technologies North America Corp
Current assignee: Avago Technologies General IP Singapore Pte Ltd
Priority date: 2012-12-28
Filing date: 2013-12-20
Publication date: 2014-07-09
Anticipated expiration: 2033-12-20
Also published as: TWI596891B; EP2750288A1; US20140184323A1; TW201427273A; JP2014131271A; KR20140086890A; CN103916092B; US8908798B2

Abstract

本发明涉及混合数字/模拟功率放大器，具体涉及射频功率放大器（RF-PA）预驱动器电路，使用混合模拟/数字RF架构，包括驱动适合驱动标准大功率放大器（HPA）输出设备的高效大功率输出级的重新同步数字-模拟转换器；混合模拟/数字RF架构保持传统S-类（Class-S）架构中高数字内容集成的优势，同时放松对输出晶体管和比特流发生器的性能要求，最终的驱动电路结合数字设计VLSI集成优势和模拟设计的对任意输出功率等级特性的可延长性；所述混合模拟/数字预驱动器电路同样适合用于无线通信系统的模拟和S-类（Class-S）HPAs，比如，多尔蒂型HPA。

Description

混合数字/模拟功率放大器

技术领域

本发明涉及适用于无线通信的大功率射频功率放大器（RF-PAs），尤其涉及一个使用混合数字/模拟RF架构的预驱动器部件，该混合数字/模拟RF架构包括一重新同步数字模拟转换器以驱动高效大功率输出级。

背景技术

在本领域几种类型射频功率放大器（RF-PA）发射链路是熟知的。基于模拟的链通常通过数字信号处理（DSP）执行基带和中频信号，然后在中频（IF）通过精确的高速度高分辨率的数字模拟转换器（DACs）过渡到模拟域。在IF滤波，正交增频转换到期望的载波频率，并且功率放大完成该链。这种类型的模拟放大器链对任意输出功率等级享有可延长性的优势，尤其在最终的大功率级，使这种类型的预驱动器适合驱动应用于无线基站的大功率放大器（HPAs），比如，Doherty大功率放大器。然而，多重低抖动、低相位噪音合成器和功能块的必要条件使同相和正交（I和Q）不匹配的调零设计和要求复杂化。

S-类（Class-S）数字放大器在那些应用于开关模式的D-类（Class-D）视频放大器中使用类似技术。S-类放大器具有将驱动功能的主要部分迁移至数据域的优势，数据域的超大规模集成（VLSI）技术降低芯片数量和消除模拟电路的偏移和漂移特性。然而，涉及到的高开关频率与输出设备的非理想因素相结合，降低效率和引入光谱扭曲，是载波频率的四倍。由于大量的必需设备和更高的寄生功率损耗，这些效应随着功率输出的上升而增大。

因此，依然需要适用于驱动用于无线通信的大功率RF-PAs的改良预驱动器电路。尤其需要使应用可延长性数字设计的S-类的VLSI集成优点和模拟设计的任意输出功率等级特性相结合的预驱动器电路架构。

发明内容

本发明涉及RF-PA预驱动器电路，使用包括重新同步数字-模拟转换器的混合模拟/数字RF架构以驱动用于无线通信的有效的高功率输出级。该混合模拟/数字RF架构保持了传统的S-类架构中高数字内容集成的优势，同时放松了输出晶体管和比特流发生器的性能要求。目标预驱动器电路结合了使用可延长性的S-类数字设计的VLSI集成优势与模拟设计的任意输出功率等级特性。因此，该混合模拟/数字预驱动器电路非常适合与标准模拟大功率发生器一起用于无线通信系统。

包装整个RF-PA部件是容易的，因为传统的通频带RF匹配技术可以被用于除了RF-DAC集成电路的信号为数字的任何地方。带通滤波器在低功率等级下被执行，从而降低后置-DAC增益级的带外比特流噪声和放松互调要求。进一步的，比特流发生器的全方位的稳定性的需要被放松，因为低比特流调制深度可以随着DAC中增强的增益和后来的增益级被补偿。另外，混合模拟/数字RF架构可以延伸数字RF技术到任意高发射功率等级和任意高载波频率，该高发射功率等级和高载波频率中，传统的S-类超谐波输出设备以载波频率的倍数切换是不可能的。由于移动到数字域的大部分信号的迁移，效率很大程度上依靠为大功率输出级选择的结构。

上述的概括说明和以下的详细说明都应该被理解为是该发明的典型例子和起解释作用的例子，并不能限制本发明。包含在说明书内并组成说明书的一部分的图示，阐述了该发明的具体实施例，并和概括说明共同解释该发明的原料。

附图简要说明

通过参考下列附图，本领域技术人员可更好地理解本发明的多个特点：

图1是混合模拟/数字RF预驱动器驱动大功率放大器的原理图;

图2是混合模拟/数字RF放大器系统的可选择实施例的原理图;

图3是混合模拟/数字RF放大器系统的第一个实施例的重新同步DAC的框图；

图4是混合模拟/数字RF放大器系统的第一个实施例的重新同步DAC的原理图；

图5A是混合模拟/数字RF预驱动器中输入比特流的频谱的曲线图；

图5B是混合模拟/数字RF预驱动器中输入比特流的频谱的放大部分的曲线；

图6A是混合模拟/数字RF预驱动器中输出比特流的频谱的曲线图；

图6B是混合模拟/数字RF预驱动器中输出比特流的频谱的放大部分的曲线；

图7是混合模拟/数字RF预驱动器驱动的HPA的时间域内的输出RF信号的曲线图。

具体实施方式

普通的射频功率放大器（RF-PA）发射链路利用直接转换，其中，中频（IF）同相和正交信号（I和Q）通过结合多种基带I和Q信道数位合成并上传结果到IF。单独的高分辨率数字-模拟转换器（DACs）将I和Q转换成模拟形式，这就是带通滤波（BPF），DAC单元的上采样和前置筛选可以辅助该过程。通过混合载波频率正交-上转换该结果并应用于驱动RF-PA。除了相当数量的精密模拟组件外，该方法需要两个光谱纯的合成器。信道间的I和Q不匹配使不间断的再校准成为必需。另外，数字预失真（DPD）和波峰因素压缩（CFR）处理通常被应用于数字域，用来补偿RF-PA非线性，降低必需的RF-PA动态范围以及提高系统效率。

S-类数字PF-PA是在二进制方式中应用频谱可塑比特流以转换输出级的另一种方法。在运行中，比特流发生器，比如积分三角（sigma-delta）调制器或基于维比特的最优化位模式调制器，将输入基带数字数据信号编码成数字脉冲流，在数字脉冲流中，携带信息的基带信号被频率转换为期望的载波频率。同时，编码过程形成了量化噪声，确保在载波频率附近大大的衰减以及移除传输频带。目标比特流通过水平移位门驱动器驱动推挽式开关类末级的门。末级的输出经过带通滤波器（BRF）恢复调制射频信号以及消除带外量化噪声。

传统的S-类射频功率放大器虽然理论上可以达到100%的效率，但是也有一些缺点。在载波频率的超谐解状态下，在脉冲模式下操作输出晶体管，这需要在开和关两个状态中快速转换，以将失真和效率损失最小化。晶体管开关时间比常规线性或在载波频率下操作的Class E/F方案的要求更紧迫，大功率使大的设备区成为必要条件，因此增加杂散电容和衰减上升时间。比如，在一个2GHz频带系统，带通比特流的基波输出时间可能为1 / (4 x 2 GHz) = 125 ps；并且需要<< 125 ps的漏极电流渡越时间。细分采样率从4x降低到2x，大约是3 dB (sin x)/x的衰减损失和相应的功率损失。大功率BRF需要排除带外噪音，并且引入损耗。发射-接收馈通注意事项要求BPF接近功率切换级。

另外，因为在脉冲状态下操作S-类射频功率放大器，所以所有在BPF之前的信号路径必须是宽频带的，排除窄频带RF匹配技术，并且需要单片式微波集成电路（MMIC）混合封装结构紧凑。对于高RF-PA功率，比特流发生器必须在它的几乎所有范围内给出可以接受的信噪失真比（SNDR）（也就是，输出全关到输出全开范围）。大多数的单一积分三角（sigma-delta）调节器的稳定边界使用先进技术可以超出50%，但是取得这一结果同时保留合适的SNDR仍然是难以实现的。

本发明通过应用使用混合模拟/数字RF架构的RF-PA驱动电路克服了先前的RF-PA驱动电路的缺点，混合模拟/数字RF架构包括适合驱动标准HPA输出设备的重新同步的数模转换器。该混合模拟/数字RF架构保持了传统的S-类架构中高数字内容集成的优势，放松了输出晶体管和比特流发生器的性能要求。目标驱动电路使使用可延长性的S-类数字设计的VLSI集成优势与模拟设计的任意输出功率等级特性相结合。因此，该混合模拟/数字预驱动器电路非常适合与标准模拟大功率发生器一起用于无线通信系统。

图1是包含混合模拟/数字RF预驱动器12驱动大功率放大器（HPA ）14的RF-PA系统10的原理图。比特流发生器20在基本时钟频率下操作，将载有信息的基带I和Q数字数据信号16编码成期望的载波频率18以产生比特流21。比特流发生器时钟频率是期望的载波频率(K x F_carrier)的典型的谐波，比如四倍于期望的载波频率18。比特流发生器20以聚合同相和正交（I和Q）基带信号16的形式接收数字数据信号16，正交（I和Q）基带信号16通过频率将独立基带I和Q信道转换成并列的基带而生成。波峰因素压缩（CFR）处理器15和数字预失真（DPD）处理器17在聚合的I和Q基带信号16被传输至比特流发生器20之前可以被应用于数字数据信号16。CFR和DPD处理器的任务主要是减少预驱动器12所需的动态范围以及调整非线性和减少输出HPA 14的频谱再生。应该注意到CFR处理器15和/或DPD处理器17可以被嵌入到比特流发生器20的判定机构内。

输入比特流21被传到重新同步数模转换器（DAC）24，最好是以低电压差动传输模式正电压射极耦合逻辑（PECL）格式。虽然在该具体实例中示出的是单位串行路径，但也可以在比特流发生器20的还原序列化和重新同步DAC的序列化的帮助下采用并行传送。由于逻辑复杂性，比特流发生器20最好在高密度数字CMOS下，使用内部时钟发生器实现。同样的，振荡器是常见的环形或采用低Q电抗元件，它们的相位噪声性能会不足以提供控制接口。为此，并且为消除在进入到DAC 24的比特流路径中产生的传播不对称，提供了重新定时触发器作为DAC的一部分以使用由低抖动、低相噪主时钟振荡器26产生的主时钟信号25重新同步输入比特流21，低抖动、低相噪主时钟振荡器在流采样率下操作，流采样率典型的四倍于期望的载波频率。

由于DAC 24对总效率仅有微小的贡献，不能获得全部比特流调制深度的DAC可以在接下来的低水平级中通过增加的增益来补偿。DAC 24最好是在最低程度损坏信号的高速SiGe BiCMOS工艺中组装。因为DPD必须校正频率达到发送信号的三分之一/五分之一谐波，从DAC 24到输出HPA 14的带宽应该是信息频宽的三到五倍。

从重新同步的DAC 24中输出的重新定时的比特流信号27通过BPF 28带通过滤。虽然BPF在该具体实施例中是一离散网络，它也可以作为传输线、电子声波过滤器或任何其他合适的BPF技术来实现。反过来, 为功率级标高所要求的驱动最终输出大功率发生器 14 超过20 dBmW范围到40 dBmW的期望的功率级，从BPF 28输出的过滤后的比特流信号29被应用于中功率可变增益放大器（MPA VGA）30。BPF 28被尽可能早的放入信号链路，以阻止在随后放大级中比特流带外噪声产生互调失真。

输出HPA 14 可以是典型的多尔蒂（Doherty）类型，多尔蒂类型是在2GHz条件下操作，在CFR降低的多载波信号的大约6.5 dB波峰因素下产生45%-60%效率且具有大于17 dB的功率增益。在功率补偿下选择多路径多尔蒂设计来提高效率。可以采用附加MPA级和增强的HPA功率来提升任意水平的输出功率。可以使用普通LDMOS或GaN设备来构建HPA 14；不需要其他的对设备的特殊要求。应该注意到虽然在图1中描述了MPA 30作为不同的类型，MPA 30中在HPA 14网络输入下需要平衡非平衡变压器32和匹配网络34，MPA的其他合适的类型可以与有对应修改的输出HPA一起使用。

图2是包括驱动HPA 14的S-类混合模拟/数字RF预驱动器42的RF-PA系统40的原理图，HPA 14也可能是在2GHz条件下操作，17dB的多尔蒂类型。预驱动器42包括带有预发生器CFR15的比特流发生器20和产生输入比特流21伴随有主时钟振荡器26的DPD 17 处理器，主时钟振荡器26相当于参照图1中的RF-PA系统10描述的主时钟振荡器。然而，在这个可选的设计中，该输入比特流被提供给数字预驱动器44，用以产生名义上互补输出脉冲信号46，互补输出脉冲信号46被构形用以驱动S-类（Class-S）预驱动器48的输出晶体管50的门，S-类预驱动器48反过来驱动HPA 14。

该HPA驱动的另一实施例非常适合产生用于无线功率基站的1到25瓦特范围内的输出功率。在该具体实施例中，带有内部BPF 52的低功率直接S-类预驱动器输出级48驱动HPA 14。可以作为输出级的一部分实施的平衡非平衡变压器（balun transformer ）54与可以作为HPA输入级一部分实施的输入匹配网络34一起，可以位于BFP 52与HPA 14的放大器36之间。需要注意的是，虽然这里输出级48被描述为电流模式类型，但双重电压模式结构也是适用的。

推挽式数字预驱动器44的使用作为S-类预驱动器输出级48的门驱动器在一定程度上回避了S-类方法的不足，在S-类方法中，预驱动器44的输出信号处于比较低的功率水平，大约33 dBmW的RF系统输出信号37具有50 dBmW（100W）的功率和17 dB HPA增益。因此，小的、快速交换的S-类设备可以用于预驱动器48，预驱动器48使S-类转换效率在整个系统效率计算中成为非主导因素。

图3和图4分别是图1中所述的混合模拟/数字RF前置放大器42中的重新同步DAC 24的框图和原理图。DAC 24包括新的与图1中特殊RF HPA 14兼容的大功率输出级68。其他结构包含在本发明范围中。在该具体实施例中，比特流发生器29的输入比特流21被接收在重新同步的触发器60的IN_p/IN_n终端，触发器60使用主时钟信号25被重新同步与期望载波频率18一致，在该实例中，由主时钟振荡器26提供的四倍期望载波频率产生重新同步的比特流信号61。重新同步比特流信号61被应用于一对级联的当前路由晶体管62。该对晶体管62的电阻加载集电极产生一互补的比特流信号61，比特流信号61被射极跟随器缓冲器64缓冲和下移，以在被用于可伸缩的级联逆变器66之前产生一缓冲的比特流信号65，逆变器级联66产生互补反向比特流信号67以驱动N通道CMOS设备的门，N通道COMS设备的门在级联的输出双极npn晶体管68的发射器内。该级联的输出晶体管68反过来产生重新定时的比特流信号27，重新定时的比特流信号27穿过BPF 28并应用于VGA/MPA 30以产生驱动HPA 14的输出比特流信号31。

当与级联的输出晶体管68相关联的CMOS设备68被打开时，级联的输出晶体管68的基极被调整成充足水平的稳定电压，以引起一个指定值的集电极电流流动，如150mA。由于在这种方法中，晶体管的发射器也可以是开路的，并且被连接到固定电阻，DAC 24的输出npn晶体管68在三极管发射极开路中而不是三极管基极开路流型中被操作，产生高击穿特性。在接近击穿的共射结构中，晶体管电流增益β放大由被拉到基极层的b-c结碰撞电离电洞引起的基极电流。因此，三极管发射极开路（Bvcbo）与三极管基极开路（Bvceo）的倍数β^1/m相同，这里m是一个大约四个硅的经验常数。比如，对于SiGe BiCMOS方法，β大约为50，三极管基极开路大约为3.5V，三极管发射极开路大约为8V。50Q负载两端大约为8V的集电极电压最大峰值，在每个终端产生最少22 dBmW的RF-DAC输出功率。

对于重新定时数字数据信号，重新同步DAC 24包括产生主时钟信号的低抖动主时钟振荡器26，主时钟信号在期望载波频率18的谐波下操作，比如在期望载波频率18重新同步输入数字数据信号21的四倍期望载波频率。带有期望主时钟信号25的数字数据比特流21的重新同步消除了由比特流发生器20到底板导体的信号传播引起的不对称，比特流发生器20由于高逻辑复杂性，最好是在用于细线CMOS技术的硅芯片上实现。进一步的，再同步允许使用在定时锁相环（PLL）的比特流发生器，定时锁相环的相位噪声特性要比发射的射频信号所需的要少。

从积分三角（sigma-delta）调制器或图1中所示的比特流发生器20所代表的其他方式传递到重新同步DAC 24的比特流数字数据信号21可以以差分格式（最好）或是其他DAC 24可以接收的格式被传递。在DAC 24中，数字数据信号21根据通过重新定时触发器60收到的低相位噪声（低抖动）主时钟振荡器26被重新同步。重新定时触发器60最好是优于相位调整块59，相位调整块59将到来的比特流21的孔集中到由低相位噪声振荡器26传递的重新定时时钟信号25。相位校正占比特流发生器时钟和低相位噪声主时钟26的时滞。这些时钟有一样的频率，但由于为比特流发生器20计时的芯片上的锁相环的互连长度公差、收发延迟和相移可能有任意相位偏移。

图5A是图1中所示的在混合模拟/数字RF预驱动系统10中的输入比特流21的频谱的曲线图，频率范围从0到4.0 GHz。图5B是输入比特流21的在频率范围为1.0到2.4 GHz的频谱的放大部分的曲线图。图6A是输出比特流31在频率范围为0到4.0 GHz的频谱的曲线图。图6B显示的是输出比特流31在频率范围为1.0到2.4 GHz的频谱的放大部分。图7是实施例中在2.0GHz下运行的多尔蒂型17 dB HPA 14在时间域内 HPA 14的RF输出信号37的曲线图。预驱动12的增益可以被理解为根据需要至少是22 dBmW以驱动HPA14，并且本发明并不局限于驱动该具体的为解释本发明的运行原理而选择的多尔蒂型HPA。

本发明可以（但不必需）由调整的或重新配置的目前现有系统组成。可选的，可以选择原始设备实施本发明。

这里所描述的所有方法可能包括在存储媒介中的方法实施的一步或多步的存储结果。该结果可能包括这里所描述的任何结果并且可能存储在本领域所知的任何方式内。存储媒介可能包括这里所描述的任何存储媒介或在本领域内任何其他合适的存储媒介。结果被存储后，该结果可以在该存储媒介中被访问并且可以被任何方法或这里所描述的系统实施所使用，可以为显示给用户被格式化，可以被其他软件模块、方法或系统等等使用。此外，该结果可以在“永久的”、“半永久的”、临时的、或一定时间内被保存。比如，该存储介质为随机存取存储器（RAM），该结果不一定长期存在在存储介质中。

可以进一步考虑上述的方法的每一个实施例可能包括这里描述的任何其他方法的任何其他步骤。另外，上述的方法的每一个实施例可能被这里描述的任何系统执行。

本领域技术人员将会赞同可以通过各种工具实现这里描述的进程和/或系统和/或其他技术（比如，硬件、软件和/或固件），并且优选的工具将会随着进程和/或系统和/或其他技术展开的环境而变化。比如，如果一个实施者认为速度和精度是最主要的，该实施者可以选择一个主要的硬件和/或固件工具，可选的，如果适应性是最主要的，该实施者可以选择一个主要的软件实现，或，再可选的，该实施者可以选择一些硬件、软件和/或固件的组合。因此，有若干可能的工具，通过这些工具这里描述的进程和/或设备和/或其他技术可以被实现，没有哪个对于其他来说是绝对优先的，所使用的任何工具都是依赖于环境所做出的选择，在具体环境中工具将会被实施并且实施者的具体的关注点（如，速度、适应性或可预测性）也会不同。本领域技术人员将会识别出实施例的光学方面会选用光学导向的硬件、软件和/或固件。

本领域技术人员将会识别以说明的方式描述设备和/或进程是很普通的，并且接下来使用工程实践来将这些描述过的设备和/或进程融入到数据处理系统。也就是说，这里描述的设备和/或进程的至少一部分可以通过合理数量的实验被融入到数据处理系统。本领域技术人员将会识别出一个典型的数据处理系统一般包括一个或多个系统单元壳，一个视频播放设备，一个存储器，比如易失性和非易失性存储器，处理器，比如，微处理器和数据信号处理器，计算实体，比如，操作系统、驱动程序、图形用户界面，和应用程序，一个或多个交互设备，比如，触控板或屏幕，和/或控制系统，包括反馈回路和控制电动机（比如，感应位置的反馈回路和/或数量）。一个典型的数据处理系统可能应用任何合适的商业上是可用组件来实施，比如那些典型的在数据计算/通信和/或网络计算/通信系统中找到的组件。

这里描述的主题有时候说明包含在不同的其他组件或与不同其他组件相连接的不同组件。所描述的这些架构应该被理解为仅仅是一些典型实例，事实上还有很多其他的架构也可以被实施来实现同样的功能。在概念上，为实现同样的功能，组件的任何布置都是有效“关联的”，这样来实现期望的功能。因此，这里任何两个为实现一个具体功能而结合的组件都可以看做是彼此“相关联”，这样来实现期望的功能，不考虑架构或中间组件。同样，任何如此关联的两个组件也能够被看做是彼此“连接的”或“耦合的”，以实现期望的功能，并且能够如此相关联的两个组件也能够被看做是彼此“能够耦合的”以实现期望的功能。能够耦合的具体例子包括但不局限于物理耦合和/或物理交换组件和/或无线交互和/或无线交互组件和/或逻辑交互和/或逻辑交互组件。

当这里所描述的当前主题的具体方面已经被表明和描写，基于这里所述的原理，不脱离这里所描述主题和它更广泛的范围的改变和修改对于本领域技术人员来说是很明显的，因此，附加的权利要求内包含的所有这样的改变和修改都属于这里说描述的主题的真正思想和范围。

此外，应该理解本发明被附加的权利要求定义。

虽然本发明的具体实施例已经被描述，但对本领域技术人员来说在不脱离前述公开的范围和思想的情况下可以实施本发明的各种实施例和修改是显而易见的。相应的，本发明的范围应该仅仅被这里附加的权利要求限定。

可以认为可以通过上述的描述来理解本公开和很多伴随的优点，在不脱离公开的主题或不牺牲所有的实质优势条件下所作出的组件形式、结构和布置上的各种改变是显而易见的。上述形式仅仅是它的一个解释性的实施例，权利要求的目的是围绕或包含这些变化。

Claims

1.一种射频预驱动器（12），用于在一传输方向驱动大功率射频放大器（14），该射频预驱动器（12）包括：

一比特流发生器（20），用于接收一基带数字数据信号（16）和一期望的载波频率（18），以及产生一编码所述数字数据信号（16）并符合所述期望的载波频率的输入比特流（21）；

一低抖动、低相噪载波频率振荡器（26），用于产生一主时钟信号（25）；

一重新同步数模转换器（24），用于基于所述输入比特流（21）和所述主时钟信号（25）产生编码所述数字数据信号（16）的一重新同步的比特流信号（27）；

一带通滤波器（28），用于基于所述重新同步的比特流信号（27）产生一滤波比特流信号（29）；以及

一中功率放大器（30），用于基于被构形用以驱动所述大功率射频放大器（14）的所述滤波比特流信号（29）产生一输出比特流（31）。

2.根据权利要求1所述的射频预驱动器，进一步包括：

一波峰因素降低处理器（15），用于在被比特流发生器（20）收到之前处理所述数字数据信号。

3.根据权利要求2所述的射频预驱动器，进一步包括：

一数字预失真处理器（17），用于在被比特流发生器（20）收到之前处理所述数字数据信号。

4.根据权利要求3所述的射频预驱动器，所述波峰因素降低处理器和所述数字预失真处理器用于降低预驱动器（12）要求的动态范围以及校正非线性和减少大功率射频放大器（14）中的频谱再生。

5.根据权利要求1所述的射频预驱动器，所述重新同步数模转换器（24）是一单比特串行数字-模拟转换器。

6.根据权利要求1所述的射频预驱动器，其中：

所述重新同步数字-模拟转换器（24）是一多比特并联数字-模拟转换器；

所述比特流发生器（20）进一步用于执行所述输入比特流（21）的反串行化；以及

所述重新同步数字-模拟转换器（24）进一步用于执行所述重新同步比特流信号（27）的串行化。

7.根据权利要求1所述的射频预驱动器，其中，所述输入比特流（21）为正发射极耦合逻辑格式。

8.根据权利要求1所述的射频预驱动器，其中，所述重新同步比特流信号（27）为低电压差动信号正发射极跟随器逻辑格式。

9.根据权利要求1所述的射频预驱动器，其中，所述中功率放大器（30）将所述滤波比特流信号（29）的功率等级提升到至少20 dBmW。

10.根据权利要求1所述的射频预驱动器，其中，所述带通滤波器（28）在所述传输方向位于所述中功率放大器（30）之前，以防止比特流带外噪声在所述传输方向随后的放大器级中产生互调失真。

11.一种射频功率放大器系统，包括：

一大功率射频放大器（14）；以及

一预驱动器（12），用于驱动所述大功率射频放大器（14），该预驱动器（12）包括：

12.根据权利要求11所述的射频功率放大器系统，进一步包括位于所述大功率放大器（14）的输入的一平衡非平衡变压器（32）和一的匹配网络（34）。

13.根据权利要求11所述的射频功率放大器系统，所述带通滤波器（28）在所述传输方向上位于所述中功率放大器（30）之前，以防止比特流带外噪声在所述传输方向随后的放大器级中产生互调失真。

14.一种驱动大功率射频放大器（14）的射频预驱动器（42），该射频预驱动器（42）包括：

一比特流发生器（20），用于接收一基带数字数据信号（16）和一期望的载波频率（18），并产生一编码所述数字数据信号（16）并符合所述期望的载波频率的输入比特流（21）；

一低抖动、低相噪载波频率振荡器（26），用于产生一主时钟信号（25）；以及

一数字预驱动器（44），用于基于所述输入比特流（21）和所述主时钟信号（25）产生一推挽式栅极驱动信号（46）。

15.根据权利要求14所述的射频预驱动器，进一步包括：

一S-类预驱动器输出级（48），用于放大所述推挽式栅极驱动信号（46）以驱动所述大功率射频放大器（14）。

16.根据权利要求15所述的射频预驱动器，其中，所述S-类预驱动器输出级（48）进一步包括一平衡非平衡变压器。

17.根据权利要求14所述的射频预驱动器，其中，所述大功率射频放大器（14）进一步包括一匹配网络以从射频预驱动器（42）获取期望的功率传递。

18.根据权利要求14所述的射频预驱动器，其中，所述S-类预驱动器输出级（48）进一步包括一带通滤波器。

19.根据权利要求14所述的射频预驱动器，其中，所述重新同步数字预驱动器（44）进一步包括一重新同步触发器（60）用以基于所述输入比特流（20）和所述主时钟信号（25），产生一编码所述数字数据信号（16）的重新同步的比特流信号（61）。

20.根据权利要求19所述的射频预驱动器，其中，所述重新同步数字预驱动器（44）进一步包括一射极跟随器缓冲器（62）用以缓冲和下移所述重新同步的比特流信号（61），以产生一缓冲的比特流信号（63）。

21.根据权利要求20所述的射频预驱动器，其中，所述重新同步数字预驱动器（44）进一步包括一对级联的当前路由晶体管（64）用以基于所述缓冲的比特流信号（63）产生互补比特流信号（65）。

22.根据权利要求21所述的射频预驱动器，其中，所述重新同步数字预驱动器（44）进一步包括一可伸缩级联逆变器（66）用以基于所述互补比特流信号（65）产生一对互补反向比特流信号（67）。

23.根据权利要求22所述的射频预驱动器，其中，所述重新同步数字预驱动器（44）进一步包括一对级联的输出晶体管（68）用以基于所述一对互补反向比特流信号（67）产生所述推挽式栅极驱动信号（46）。

24.一种射频功率放大器系统，包括：

一S-类大功率射频放大器（14）；

一预驱动器（42），用于驱动所述大功率射频放大器（14），该预驱动器（42）包括：

一数字预驱动器（44），用于基于所述输入比特流（21）和所述主时钟信号（25）产生一推挽式栅极驱动信号（46）；以及

一S-类预驱动器输出级（48），用于放大所述推挽式栅极驱动信号（46），以驱动所述S-类大功率射频放大器（14）。

25.根据权利要求24所述的射频功率放大器系统，进一步包括：

一平衡非平衡变压器（32），其在所述S-类预驱动器输出级（48）的输出；以及

一在所述大功率放大器（14）的输入的匹配网络（34）。