CN103885905A - 基于双缓存选通发送技术的硬件定时通信数据响应装置及方法 - Google Patents
基于双缓存选通发送技术的硬件定时通信数据响应装置及方法 Download PDFInfo
- Publication number
- CN103885905A CN103885905A CN201410155476.2A CN201410155476A CN103885905A CN 103885905 A CN103885905 A CN 103885905A CN 201410155476 A CN201410155476 A CN 201410155476A CN 103885905 A CN103885905 A CN 103885905A
- Authority
- CN
- China
- Prior art keywords
- data
- sends
- cache module
- module
- state value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
基于双缓存选通发送技术的硬件定时通信数据响应装置及方法，涉及通信及测试测量领域。本发明是为了解决当定时命令数据有多个种类时，现有的定时数据响应装置在切换多种命令数据时造成的逻辑资源浪费、数据切换响应慢、发送数据中断、发送数据不完整及现有的定时数据响应方法不能及时响应的问题。本发明通过增加发送开关寄存器确定不同种类命令数据发送至一号发送缓存模块还是二号发送缓存模块，并标记发送状态寄存器为0或1，然后接收逻辑模块通过判断发送状态寄存器的值，确定将命令数据对应的响应数据写入一号接收缓存模块或二号接收缓存模块中。本发明适用于具有多个命令数据的其他通信设备之间的硬件定时数据响应。
Description
技术领域
本发明涉及通信及测试测量领域。
背景技术
在雷达的研制过程中，完成对雷达数据通信功能的测试，实现定时测试解析数据是一项非常重要的工作。雷达的通信过程主要在测试设备与被测对象之间实现，通信过程为：测试设备发送命令数据给被测对象，被测对象接到命令数据后回传响应数据给测试设备，完成一次通信过程，如图2所示。为了便于监测并解析雷达返回的响应数据，要采用硬件定时通信技术。测试设备包含定时器、发送缓存模块、发送逻辑模块、接收缓存模块和接收逻辑模块部分。硬件定时通信是使用定时器等间隔的发送时钟脉冲，每当有一个时钟脉冲到来时，发送逻辑模块从发送缓存中提取命令数据然后按时间节拍输出一系列串行数据发送给被测对象。被测对象处理后生成响应数据回传给测试设备，在等间隔时钟脉冲来临时，由接收逻辑控制将这些响应数据存入到接收缓存中，之后通过上位机从接收缓存中提取响应数据进行解析处理。
但是，在上述硬件定时通信过程中，如果想要在发送正常命令数据时切换状态，插入一条新的命令数据，可以采用基于双缓存的硬件定时数据响应方法进行硬件定时通信，该方法是将发送缓存模块和接收缓存模块都增加至两个，并增加发送状态寄存器设置从缓存中读取命令数据和接收响应数据到缓存的优先级，优先处理新插入命令数据和它对应的响应数据。具体的数据通信过程如图3所示。根据图3说明工作原理。当测试设备要插入第二类命令数据时，上位机将第二类命令数据写入新开辟的二号发送缓存模块。发送逻辑模块等待发送脉冲来临时优先检查二号发送缓存中是否有命令数据，如果有，将二号发送缓存模块中的第二类命令数据传送给被测对象，并且设置发送状态寄存器为1；如果二号发送缓存模块中没有第二类命令数据，则将一号发送缓存模块中的命令数据发送给被测对象，并置发送状态寄存器值为0。
当测试设备从被测对象读取响应数据时，也要相应的增加二号接收缓存模块，并设置访问接收缓存的优先级。如果响应数据的发送状态寄存器值为1，则是在第二类命令数据下生成的响应数据，这时将该响应数据存入到二号接收缓存模块中。如果响应数据发送状态寄存器值为0，则是原命令数据下的响应数据，将此数据存入到一号接收缓存模块中。上位机提取响应数据时分别从一号接收缓存模块和二号接收缓存模块中提取，这样就可以实现数据的分别定时解析。
但是根据图3的基于双缓存的硬件定时数据响应装置及方法只适用于定时命令数据只有一类的情况。当定时命令数据有两类时，由于不同命令数据下生成的响应数据长度和格式都不同，所以要分别将两类命令存储到一号发送缓存模块和二号发送缓存模块中以示区别。特别地，当定时命令数据有两类且有一类是通过插入缓存来实现时，这时要插入新命令只能通过继续增加缓存空间来存储这些新命令，否则新命令则无法发送，这显然是不实际而且耗费资源的。
发明内容
本发明为了解决当定时命令数据有多个种类时，现有的定时数据响应装置在切换多种命令数据时造成的逻辑资源浪费、数据切换响应慢、发送数据中断、发送数据不完整及现有的定时数据响应方法不能及时响应的问题，提出了基于双缓存选通发送技术的硬件定时通信数据响应装置及方法。
基于双缓存选通发送技术的硬件定时通信数据响应装置，它包括上位机，上位机用于对测试设备发送命令数据并从测试设备中读取响应数据；
它还包括测试设备；测试设备包括定时器、一号发送缓存模块、二号发送缓存模块、一号接收缓存模块、二号接收缓存模块、发送逻辑模块、接收逻辑模块、发送状态寄存器和发送开关寄存器；
定时器用于定时输出脉冲信号给发送逻辑模块；
一号发送缓存模块和二号发送缓存模块均用于接收及存储上位机发送的命令数据；
一号接收缓存模块和二号接收缓存模块均用于接收并存储接收逻辑模块输出的响应数据；
发送逻辑模块用于读取一号发送缓存模块或二号发送缓存模块的命令数据并将所述命令数据传送至被测对象；所述发送逻辑模块还用于根据所述命令数据的类型设置发送状态寄存器的状态值；
接收逻辑模块用于读取被测对象回传的响应数据和发送状态寄存器的状态值，并根据发送状态寄存器的状态值判断将所述被测对象回传的响应数据存入一号接收缓存模块还是二号接收缓存模块；
发送状态寄存器用于根据上位机的指令设置相应的状态值并将该状态值发送至接收逻辑模块；
发送开关寄存器用于选通一号发送缓存模块或二号发送缓存模块。
基于双缓存的硬件定时通信数据响应方法，该方法的步骤包括：
用于定时输出脉冲信号给发送逻辑模块的步骤；
用于接收及存储上位机发送的命令数据的步骤；
用于接收并存储接收逻辑模块输出的响应数据的步骤；
用于读取一号发送缓存模块或二号发送缓存模块的命令数据并将所述命令数据传送至被测对象的步骤；用于根据所述命令数据的类型设置发送状态寄存器的状态值的步骤；
用于读取被测对象回传的响应数据和发送状态寄存器的状态值，并根据发送状态寄存器的状态值判断将所述被测对象回传的响应数据存入一号接收缓存模块还是二号接收缓存模块的步骤；
用于根据上位机的指令设置相应的状态值并将该状态值发送至接收逻辑模块的步骤；
用于选通一号发送缓存模块或二号发送缓存模块的步骤。
用于根据所述命令数据的类型设置发送状态寄存器的状态值的步骤的具体过程为：
若所述命令数据为发送逻辑模块从一号发送缓存模块中读取的，则设置发送状态寄存器的状态值为0；若所述命令数据为发送逻辑模块从二号发送缓存模块中读取的，则设置发送状态寄存器的状态值为1。
用于读取被测对象回传的响应数据和发送状态寄存器的状态值，并根据发送状态寄存器的状态值判断将所述被测对象回传的响应数据存入一号接收缓存模块还是二号接收缓存模块的步骤的具体过程为：若接收的发送状态寄存器的状态值为0，则将所述被测对象回传的响应数据存入一号接收缓存模块中；若接收的发送状态寄存器的状态值为1，则将所述被测对象回传的响应数据存入二号接收缓存模块中。
用于选通一号发送缓存模块或二号发送缓存模块的步骤的具体过程为：
若上位机将命令数据存入一号发送缓存模块中，则发送开关寄存器选通一号发送缓存模块；若上位机将命令数据存入二号发送缓存模块中，则发送开关寄存器选通二号发送缓存模块。
发送逻辑模块在检测到定时器发送的脉冲信号的上升沿时才动作。
本发明适用于具有多个命令数据的其他通信设备之间的硬件定时数据响应。
本发明通过增加发送开关寄存器和发送状态寄存器，解决了存在多种的命令数据发送时命令数据切换带来的逻辑资源浪费、繁杂，数据切换响应慢、发送数据中断、以及发送数据不完整的问题，使得测试设备在不增加缓存空间的前提下，能够实时响应新命令，而且在定时解析响应数据时也可以分别得到的不同命令数据下的响应数据。
附图说明
图1为基于双缓存选通发送技术的硬件定时通信数据响应装置的框图；
图2为背景技术中测试设备与被测对象之间的通信过程框图；
图3为背景技术中基于双缓存的硬件定时数据响应装置及方法的通信过程框图。
具体实施方式
具体实施方式一、参照图1具体说明本实施方式，本实施方式所述的基于双缓存选通发送技术的硬件定时通信数据响应装置，被测对象2用于接收所述命令数据并生成响应数据，它包括上位机11，上位机11用于对测试设备发送命令数据并从测试设备中读取响应数据；
它还包括测试设备1；测试设备1包括定时器3、一号发送缓存模块4、二号发送缓存模块5、一号接收缓存模块6、二号接收缓存模块7、发送逻辑模块8、接收逻辑模块9、发送状态寄存器10和发送开关寄存器12；
定时器3用于定时输出脉冲信号给发送逻辑模块8；
一号发送缓存模块4和二号发送缓存模块5均用于接收及存储上位机11发送的命令数据；
一号接收缓存模块6和二号接收缓存模块7均用于接收并存储接收逻辑模块9输出的响应数据；
发送逻辑模块8用于读取一号发送缓存模块4或二号发送缓存模块5的命令数据并将所述命令数据传送至被测对象2；所述发送逻辑模块8还用于根据所述命令数据的类型设置发送状态寄存器10的状态值；
接收逻辑模块9用于读取被测对象2回传的响应数据和发送状态寄存器10的状态值，并根据发送状态寄存器10的状态值判断将所述被测对象2回传的响应数据存入一号接收缓存模块6还是二号接收缓存模块7；
发送状态寄存器10用于根据上位机11的指令设置相应的状态值并将该状态值发送至接收逻辑模块9；
发送开关寄存器12用于选通一号发送缓存模块6或二号发送缓存模块7。
具体实施方式二、根据具体实施方式一所述的基于双缓存的硬件定时通信数据响应装置的硬件定时通信数据响应方法，该方法的步骤包括：
用于定时输出脉冲信号给发送逻辑模块8的步骤；
用于接收及存储上位机11发送的命令数据的步骤；
用于接收并存储接收逻辑模块9输出的响应数据的步骤；
用于读取一号发送缓存模块4或二号发送缓存模块5的命令数据并将所述命令数据传送至被测对象2的步骤；用于根据所述命令数据的类型设置发送状态寄存器10的状态值的步骤；
用于读取被测对象2回传的响应数据和发送状态寄存器10的状态值，并根据发送状态寄存器10的状态值判断将所述被测对象2回传的响应数据存入一号接收缓存模块6还是二号接收缓存模块7的步骤；
用于根据上位机11的指令设置相应的状态值并将该状态值发送至接收逻辑模块9的步骤；
用于选通一号发送缓存模块6或二号发送缓存模块7的步骤。
具体实施方式三、本实施方式是对具体实施方式二所述的基于双缓存的硬件定时通信数据响应方法的进一步说明，本实施方式中，用于根据所述命令数据的类型设置发送状态寄存器10的状态值的步骤的具体过程为：
若所述命令数据为发送逻辑模块8从一号发送缓存模块4中读取的，则设置发送状态寄存器10的状态值为0；
若所述命令数据为发送逻辑模块8从二号发送缓存模块5中读取的，则设置发送状态寄存器10的状态值为1。
具体实施方式四、本实施方式是对具体实施方式三所述的基于双缓存的硬件定时通信数据响应方法的进一步说明，本实施方式中，用于读取被测对象2回传的响应数据和发送状态寄存器10的状态值，并根据发送状态寄存器10的状态值判断将所述被测对象2回传的响应数据存入一号接收缓存模块6还是二号接收缓存模块7的步骤的具体过程为：
若接收的发送状态寄存器10的状态值为0，则将所述被测对象2回传的响应数据存入一号接收缓存模块6中；
若接收的发送状态寄存器10的状态值为1，则将所述被测对象2回传的响应数据存入二号接收缓存模块7中。
具体实施方式五、本实施方式是对具体实施方式四所述的基于双缓存的硬件定时通信数据响应方法的进一步说明，本实施方式中，用于选通一号发送缓存模块6或二号发送缓存模块7的步骤的具体过程为：
若上位机11将命令数据存入一号发送缓存模块6中，则发送开关寄存器12选通一号发送缓存模块6；
若上位机11将命令数据存入二号发送缓存模块7中，则发送开关寄存器12选通二号发送缓存模块7。
具体实施方式六、本实施方式是对具体实施方式二所述的基于双缓存的硬件定时通信数据响应方法的进一步说明，本实施方式中，发送逻辑模块8在检测到定时器3发送的脉冲信号的上升沿时才动作。
具体实施方式七、本实施方式是一个实施例，具体过程如下：
当上位机11向测试设备2发送命令数据时，该命令数据存入一号发送缓存模块4中，同时上位机11控制发送开关寄存器12选通一号发送缓存模块4，发送逻辑模块8读取一号发送缓存模块4中的命令数据，并将所述命令数据发送至被测对象2，同时设置发送状态寄存器为0，被测对象2将所述命令数据转换为相应的响应数据；
接收逻辑模块9读取被测对象2回传的响应数据并接收发送状态寄存器10的状态值，若接收的发送状态寄存器10的状态值为0，则接收逻辑模块9将所述响应数据存入一号接收缓存模块6中；
若上位机11向测试设备2发送新命令数据，该命令数据存入二号发送缓存模块5中，同时上位机11控制发送开关寄存器12选通二号发送缓存模块5，发送逻辑模块8读取二号发送缓存模块5中的命令数据，并将所述命令数据发送至被测对象2，同时设置发送状态寄存器为1，被测对象2将所述命令数据转换为相应的响应数据；
接收逻辑模块9读取被测对象2回传的响应数据并接收发送状态寄存器10的状态值，若接收的发送状态寄存器10的状态值为1，则接收逻辑模块9将所述响应数据存入二号接收缓存模块7中；
若上位机11又向测试设备2插入新命令数据，该新命令数据写入一号发送缓存模块4中，上位机11重新控制发送开关寄存器12至一号发送缓存模块4，发送逻辑模块8读取一号发送缓存模块4中的命令数据，并将所述命令数据发送至被测对象2，同时设置发送状态寄存器为0，被测对象2将所述命令数据转换为相应的响应数据；
接收逻辑模块9读取被测对象2回传的响应数据并接收发送状态寄存器10的状态值，若接收的发送状态寄存器10的状态值为0，则接收逻辑模块9将所述响应数据存入一号接收缓存模块6中；
若上位机11继续向测试设备2插入新命令数据，该新命令数据写入二号发送缓存模块5中，上位机11重新控制发送开关寄存器12至二号发送缓存模块5，发送逻辑模块8读取二号发送缓存模块5中的命令数据，并将所述命令数据发送至被测对象2，同时设置发送状态寄存器为1，被测对象2将所述命令数据转换为相应的响应数据；
接收逻辑模块9读取被测对象2回传的响应数据并接收发送状态寄存器10的状态值，若接收的发送状态寄存器10的状态值为1，则接收逻辑模块9将所述响应数据存入二号接收缓存模块7中；
若上位机11继续向测试设备2插入新命令数据，则上位机11先清除未处于工作状态的发送缓存模块中的数据，然后再将所述插入的新命令数据存入清空数据的发送缓存中，发送逻辑模块8读取所述发送缓存模块中的命令数据，并将所述命令数据发送至被测对象2，同时设置发送状态寄存器为0或1，被测对象2将所述命令数据转换为相应的响应数据；
接收逻辑模块9读取被测对象2回传的响应数据并接收发送状态寄存器10的状态值，若接收的发送状态寄存器10的状态值为0，则接收逻辑模块9将所述响应数据存入一号接收缓存模块6中；若接收的发送状态寄存器10的状态值为1，则接收逻辑模块9将所述响应数据存入二号接收缓存模块7中。
本发明利用双缓存选通发送技术可以实现快速存储处理不同种类数据，实现无缝连接。适合对数据进行流水线式处理，并且节约缓存区空间。本发明应用了常应用于数据流控制的处理技巧，输入数据流通过“输入数据选择单元”将数据流等时分配到两个数据缓存区，再通过“输出数据选择单元“选择将哪个缓存区的数据发送给被测对象。
逻辑资源浪费繁杂是指当不断增加命令数据种类时只有相应的增加缓存器个数才能满足发送命令数据和接收响应数据的实时性和独立性，但不断的开辟缓存会占用过多逻辑资源，造成资源浪费、效率不高。本发明采用双缓存选通技术，避免了逻辑资源浪费。
数据切换响应慢、数据中断和数据不完整是指如果想要在发送正常命令数据时切换状态，插入一条新的命令数据，上位机软件会把新命令数据写到发送缓存的最后，这时要响应新命令数据就必须完成新命令数据之前存在的所有原命令数据响应。这种方法不能实时响应新命令数据，容易造成通信延时问题，本发明中上位机将命令数据存入一号发送缓存模块中，同时上位机控制发送开关寄存器选通一号发送缓存模块，此时发送逻辑模块读取一号发送缓存模块中的命令数据，并设置发送状态寄存器的状态值，该命令数据发送至被测对象，被测对象生成相应的响应数据并由接收逻辑模块读取，同时接收逻辑模块读取发送状态寄存器的值，将所述相应数据存入相对应的一号接收缓存模块中，供上位机读取。如果有新命令数据插入，上位机将新命令数据存入二号发送缓存模块中，其后续工作过程与上位机将命令数据存入一号发送缓存模块中同理。
本发明采用两个发送缓存模块和两个接收缓存模块，每个命令数据到来，都有完整的响应装置，保证了命令数据到来时能够及时相应，能够及时地响应数据切换，避免出现数据中断和数据不完整的现象，还能解决延时问题。
Claims (6)
1.基于双缓存选通发送技术的硬件定时通信数据响应装置，它包括上位机（11），上位机（11）用于对测试设备发送命令数据并从测试设备中读取响应数据；
其特征在于，它还包括测试设备（1）；测试设备（1）包括定时器（3）、一号发送缓存模块（4）、二号发送缓存模块（5）、一号接收缓存模块（6）、二号接收缓存模块（7）、发送逻辑模块（8）、接收逻辑模块（9）、发送状态寄存器（10）和发送开关寄存器（12）；
定时器（3）用于定时输出脉冲信号给发送逻辑模块（8）；
一号发送缓存模块（4）和二号发送缓存模块（5）均用于接收及存储上位机（11）发送的命令数据；
一号接收缓存模块（6）和二号接收缓存模块（7）均用于接收并存储接收逻辑模块（9）输出的响应数据；
发送逻辑模块（8）用于读取一号发送缓存模块（4）或二号发送缓存模块（5）的命令数据并将所述命令数据传送至被测对象（2）；所述发送逻辑模块（8）还用于根据所述命令数据的类型设置发送状态寄存器（10）的状态值；
接收逻辑模块（9）用于读取被测对象（2）回传的响应数据和发送状态寄存器（10）的状态值，并根据发送状态寄存器（10）的状态值判断将所述被测对象（2）回传的响应数据存入一号接收缓存模块（6）还是二号接收缓存模块（7）；
发送状态寄存器（10）用于根据上位机（11）的指令设置相应的状态值并将该状态值发送至接收逻辑模块（9）；
发送开关寄存器（12）用于选通一号发送缓存模块（6）或二号发送缓存模块（7）。
2.根据权利要求1所述的基于双缓存的硬件定时通信数据响应装置的硬件定时通信数据响应方法，其特征在于，该方法的步骤包括：
用于定时输出脉冲信号给发送逻辑模块（8）的步骤；
用于接收及存储上位机（11）发送的命令数据的步骤；
用于接收并存储接收逻辑模块（9）输出的响应数据的步骤；
用于读取一号发送缓存模块（4）或二号发送缓存模块（5）的命令数据并将所述命令数据传送至被测对象（2）的步骤；用于根据所述命令数据的类型设置发送状态寄存器（10）的状态值的步骤；
用于读取被测对象（2）回传的响应数据和发送状态寄存器（10）的状态值，并根据发送状态寄存器（10）的状态值判断将所述被测对象（2）回传的响应数据存入一号接收缓存模块（6）还是二号接收缓存模块（7）的步骤；
用于根据上位机（11）的指令设置相应的状态值并将该状态值发送至接收逻辑模块（9）的步骤；
用于选通一号发送缓存模块（6）或二号发送缓存模块（7）的步骤。
3.根据权利要求2所述的基于双缓存的硬件定时通信数据响应方法，其特征在于，用于根据所述命令数据的类型设置发送状态寄存器（10）的状态值的步骤的具体过程为：
若所述命令数据为发送逻辑模块（8）从一号发送缓存模块（4）中读取的，则设置发送状态寄存器（10）的状态值为0；
若所述命令数据为发送逻辑模块（8）从二号发送缓存模块（5）中读取的，则设置发送状态寄存器（10）的状态值为1。
4.根据权利要求3所述的基于双缓存的硬件定时通信数据响应方法，其特征在于，用于读取被测对象（2）回传的响应数据和发送状态寄存器（10）的状态值，并根据发送状态寄存器（10）的状态值判断将所述被测对象（2）回传的响应数据存入一号接收缓存模块（6）还是二号接收缓存模块（7）的步骤的具体过程为：
若接收的发送状态寄存器（10）的状态值为0，则将所述被测对象（2）回传的响应数据存入一号接收缓存模块（6）中；
若接收的发送状态寄存器（10）的状态值为1，则将所述被测对象（2）回传的响应数据存入二号接收缓存模块（7）中。
5.根据权利要求4所述的基于双缓存的硬件定时通信数据响应方法，其特征在于，用于选通一号发送缓存模块（6）或二号发送缓存模块（7）的步骤的具体过程为：
若上位机（11）将命令数据存入一号发送缓存模块（6）中，则发送开关寄存器（12）选通一号发送缓存模块（6）；
若上位机（11）将命令数据存入二号发送缓存模块（7）中，则发送开关寄存器（12）选通二号发送缓存模块（7）。
6.根据权利要求2所述的基于双缓存的硬件定时通信数据响应方法，其特征在于，发送逻辑模块（8）在检测到定时器（3）发送的脉冲信号的上升沿时才动作。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410155476.2A CN103885905B (zh) | 2014-04-17 | 2014-04-17 | 基于双缓存选通发送技术的硬件定时通信数据响应装置及方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410155476.2A CN103885905B (zh) | 2014-04-17 | 2014-04-17 | 基于双缓存选通发送技术的硬件定时通信数据响应装置及方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103885905A true CN103885905A (zh) | 2014-06-25 |
| CN103885905B CN103885905B (zh) | 2017-01-11 |
Family
ID=50954806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410155476.2A Active CN103885905B (zh) | 2014-04-17 | 2014-04-17 | 基于双缓存选通发送技术的硬件定时通信数据响应装置及方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103885905B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6377650B1 (en) * | 1999-08-26 | 2002-04-23 | Texas Instruments Incorporated | Counter register monitor and update circuit for dual-clock system |
| CN101006704A (zh) * | 2005-07-14 | 2007-07-25 | 株式会社东芝 | 用于移动切换的动态分组缓冲系统 |
| US20080140926A1 (en) * | 2003-05-29 | 2008-06-12 | Elantec Semiconductor, Inc. | Laser drivers that provide double buffering of serial transfers |
| CN102150457A (zh) * | 2008-09-15 | 2011-08-10 | 高通股份有限公司 | 用于存储开销消息的具有可变生命期的缓存 |
| CN102647320A (zh) * | 2012-04-09 | 2012-08-22 | 中国电子科技集团公司第五十八研究所 | 适用于高速1553总线协议控制的集成电路 |
-
2014
- 2014-04-17 CN CN201410155476.2A patent/CN103885905B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6377650B1 (en) * | 1999-08-26 | 2002-04-23 | Texas Instruments Incorporated | Counter register monitor and update circuit for dual-clock system |
| US20080140926A1 (en) * | 2003-05-29 | 2008-06-12 | Elantec Semiconductor, Inc. | Laser drivers that provide double buffering of serial transfers |
| CN101006704A (zh) * | 2005-07-14 | 2007-07-25 | 株式会社东芝 | 用于移动切换的动态分组缓冲系统 |
| CN102150457A (zh) * | 2008-09-15 | 2011-08-10 | 高通股份有限公司 | 用于存储开销消息的具有可变生命期的缓存 |
| CN102647320A (zh) * | 2012-04-09 | 2012-08-22 | 中国电子科技集团公司第五十八研究所 | 适用于高速1553总线协议控制的集成电路 |
Non-Patent Citations (1)
| Title |
|---|
| 乔立岩 等: "一种模块化通用测试平台的设计", 《电子测量技术》 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103885905B (zh) | 2017-01-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1543604B (zh) | 带有片上后台调试系统的数据处理系统和相关方法 | |
| KR0145321B1 (ko) | 2방향 데이타 전송장치 | |
| CN1260577C (zh) | 测试存取端口的数据同步 | |
| CN101477504B (zh) | 数据传输系统及数据传输方法 | |
| CN108228513B (zh) | 一种基于fpga架构的智能串口通讯装置 | |
| CN104702474A (zh) | 一种基于FPGA的EtherCAT主站装置 | |
| CN101770437B (zh) | 实现同步双端口存储器ip的并行读写的装置及方法 | |
| CN1570907B (zh) | 多处理器系统 | |
| CN103077147B (zh) | 一种基于链表的全功能1553b总线ip核 | |
| CN103440216A (zh) | 一种通过i2c从设备调试mcu的芯片及方法 | |
| CN103454996A (zh) | 主从机系统及其控制方法 | |
| CN103559152A (zh) | 基于pcie协议的cpu访问本地总线的装置及方法 | |
| CN111078614B (zh) | 一种基于fpga的功能模块 | |
| CN101303711A (zh) | 一种现场可编程门阵列中的门控时钟及其实现方法 | |
| CN105553883A (zh) | 基于fpga的多dsp数据交换装置 | |
| WO2021041758A1 (en) | Daisy chain complex commands | |
| CN104239232A (zh) | 一种基于fpga内dpram的乒乓缓存操作结构 | |
| CN116414767B (zh) | 一种对基于axi协议乱序响应的重排序方法及系统 | |
| CN105718396A (zh) | 一种大数据主设备传输的i2c总线装置及其通讯方法 | |
| CN105607874A (zh) | Sata协议加速模块、主机与硬盘通信方法及固态硬盘控制器 | |
| CN102708079B (zh) | 应用于微控制器的控制数据传输的方法及系统 | |
| CN103885905A (zh) | 基于双缓存选通发送技术的硬件定时通信数据响应装置及方法 | |
| CN108153485A (zh) | 一种多设备协同访问sram的方法及系统 | |
| KR101334111B1 (ko) | 쿼드 데이터 레이트(ｑｄｒ) 제어기 및 그의 실현방법 | |
| CN103853692B (zh) | 一种基于中断判断机制的多处理器数据通讯方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |