CN103841055A - Odu2数据顺序重排电路 - Google Patents
Odu2数据顺序重排电路 Download PDFInfo
- Publication number
- CN103841055A CN103841055A CN201210479537.1A CN201210479537A CN103841055A CN 103841055 A CN103841055 A CN 103841055A CN 201210479537 A CN201210479537 A CN 201210479537A CN 103841055 A CN103841055 A CN 103841055A
- Authority
- CN
- China
- Prior art keywords
- data
- selector
- output
- sel
- adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
ODU2数据顺序重排电路主要适用于ODU2帧切割为数据包过程中的数据顺序重排功能，属于通信专用集成电路设计技术领域。目的是用简便的方法和少量的硬件电路完成数据顺序重排电路设计。本发明电路由7个并行的3位加法器和8个并行的8选1数据选择器构成，输入的8字节数据由高字节到低字节依次为data7[7:0]～data0[7:0]，均接至8个数据选择器的数据输入端，7个并行加法器的输出值分别接至选择器1～选择器7的选择端。本发明电路将输入的8个字节数据按照要求的输出顺序，自动进行以字节为单位的顺序重排后输出。该电路结构清晰，性能较高，工作可靠。
Description
技术领域
本发明涉及到基于OTN的数据分组交换技术，具体涉及到ODU2帧数据顺序重排电路结构，属于通信专用集成电路设计技术领域。
背景技术
光传送网OTN(Optical Transport Network)能够满足大颗粒业务需求，能够承载GbE/10GbE/40GbE/100GbE速率的客户信号，同时能够透明传输多种客户信号如SDH/SONET、IP/MPLS、ATM、Ethernet等。OTN不仅克服了SDH与WDM的不足而且具有两者的优势，是未来业务网的主流传输模式。OTN虽有诸多优点，但交换问题仍然是制约其发展的一个瓶颈。OTN技术从本质上来说是TDM(time-division multiplexing)技术，实现TDM交换通常采用电路交换方式，而电路交换由于受电子特性的影响难以达到较高的速度，目前单片电路交换芯片最高可以达到320Gbit的交换容量，而单片包交换芯片可以达到1.8Tbit。因此，研究基于OTN的分组交换技术，充分发挥OTN和包交换的优势是通信网发展的一个重要方向。
为了实现基于OTN的分组交换技术，需要将ODUK(光信道数据单元)数据帧切割为固定大小的数据包，经过包交换芯片交换，再重组为ODUK帧流，此方法可以有效解决OTN交换的难题，使之既可以处理数据包也可以处理TDM业务。
ODU2数据切割为数据包的过程是在固定的时间段内将存储于缓存中的ODU2数据读若干个时钟节拍，用这些读出的数据再加上一些必须的包头信息组成一个固定大小的数据包。ODU2数据的位宽是64位，即每个时钟节拍读出的ODU2数据为8个字节，但是在具体使用时可能需要将8个字节数据按照一定的规则进行以字节为单位的重新排序，因此需要一个电路来完成8个字节ODU2数据的顺序重排。
发明内容
本发明所要解决的技术问题是，提供一种自动选择机制，将输入的8个字节ODU2数据按照给定的重排指示信号，以字节为单位，自动进行顺序重排输出，该ODU2数据顺序重排电路提高了整个ODU2数据帧切割电路的自适应性和工作效率。
本发明的一种ODU2数据顺序重排电路结构，由7个3位加法器和8个8选1选择器构成，其特征在于：
所述的7个加法器的输入输出关系为，输入的3位标记值(flag_reg[2:0])，分别接至加法器0～加法器6的输入端，加法器0进行加1操作后的输出值(sel_1[2:0])接至选择器1的选择控制端，加法器1进行加2操作后的输出值(sel_2[2:0])接至选择器2的选择控制端，加法器2进行加3操作后的输出值(sel_3[2:0])接至选择器3的选择控制端，加法器3进行加4操作后的输出值(sel_4[2:0])接至选择器4的选择控制端，加法器4进行加5操作后的输出值(sel_5[2:0])接至选择器5的选择控制端，加法器5进行加6操作后的输出值(sel_6[2:0])接至选择器6的选择控制端，加法器6进行加7操作后的输出值(sel_7[2:0])接至选择器7的选择控制端；
所述的8个8选1数据选择器的输入输出关系为，输入的3位标记值(flag_reg[2:0])接至选择器0的数据选择控制端(sel_0[2:0])，输入的需要进行顺序重排的8个字节数据分别为data7[7:0]、data6[7:0]、data5[7:0]、data4[7:0]、data3[7:0]、data2[7:0]、data1[7:0]、data0[7:0]，该8个字节数据均接至选择器0～选择器7的8路数据输入端，选择器0的输出为data_sel0[7:0]，选择器1的输出为data_sel1[7:0]，选择器2的输出为data_sel2[7:0]，选择器3的输出为data_sel3[7:0]，选择器4的输出为data_sel4[7:0]，选择器5的输出为data_sel5[7:0]，选择器6的输出为data_sel6[7:0]，选择器7的输出为data_sel7[7:0]。
本发明的特点是采用7个并行的3位加法器和8个并行的8选1数据选择器完成顺序重排，加法器阵列根据输入的标记值(flag_reg[3:0])自动计算对应的选择器的选择信号，8个并行选择器根据各自的选择信号将8字节数据顺序进行重排，本电路的优点是自适应性高，电路结构简单，设计巧妙。
附图说明
图1ODU2数据顺序重排电路图
具体实施方式
下面结合附图和实施实例对本发明进行详细说明。
本发明的ODU2数据顺序重排电路，能够根据指示输出数据第一个字节的标记值(flag_reg[2:0])，自动计算其余7个字节数据的输出顺序标记值，这些标记值分别作用于各自选择器的选择控制端，完成8个字节输入数据的顺序重排并输出。这种设计结构提高了电路的自适应性和工作效率。
图1为本发明的电路图，本发明的一种ODU2数据顺序重排电路结构，由7个3位加法器和8个8选1数据选择器构成。输入的需要进行顺序重排的8个字节数据均接至8个数据选择器的数据输入端；输入的标记值(flag_reg[2:0])(指示输出第一个字节数据标记值)作为选择器0的选择控制信号(sel_0[2:0])，flag_reg[2:0]经加法器0加1操作后作为选择器1的选择控制信号(sel_1[2:0])，flag_reg[2:0]经加法器1加2操作后作为选择器2的选择控制信号(sel_2[2:0])，flag_reg[2:0]经加法器2加3操作后作为选择器3的选择控制信号(sel_3[2:0])，flag_reg[2:0]经加法器3加4操作后作为选择器4的选择控制信号(sel_4[2:0])，flag_reg[2:0]经加法器4加5操作后作为选择器5的选择控制信号(sel_5[2:0])，flag_reg[2:0]经加法器5加6操作后作为选择器6的选择控制信号(sel_6[2:0])，flag_reg[2:0]经加法器6加7操作后作为选择器7的选择控制信号(sel_7[2:0])；电路根据输入的指示输出数据第一个字节的标记值自动计算其余7个字节数据的标记值，8个标记值分别作用于对应的选择器的选择控制端，将输入的8个字节数据进行顺序重排输出。
在输入8个字节需要进行顺序重排的数据和flag_reg[2:0]的情况下，用C语言伪代码描述电路工作过程如下：
data_sel[0]＝data[7-(flag_reg[2:0]+0)％8]；
data_sel[1]＝data[7-(flag_reg[2:0]+1)％8]；
data_sel[2]＝data[7-(flag_reg[2:0]+2)％8]；
data_sel[3]＝data[7-(flag_reg[2:0]+3)％8]；
data_sel[4]＝data[7-(flag_reg[2:0]+4)％8]；
data_sel[5]＝data[7-(flag_reg[2:0]+5)％8]；
data_sel[6]＝data[7-(flag_reg[2:0]+6)％8]；
data_sel[7]＝data[7-(flag_reg[2:0]+7)％8]。
表1为本发明电路的输入输出功能表，表中列出了输入8种不同flag_reg[2:0]时相应的不同顺序重排输出结果。电路工作时输入data7[7:0]～data0[7:0]共8个字节需要进行顺序重排的数据和标记值flag_reg[2:0]，电路根据不同的flag_reg[2:0]自动将8个字节数据进行顺序重排输出，具体的输出结果见表1。
表1电路输入输出功能表
本发明已经在ODU2切割为数据包过程中加以采用，经过实际测试，结果表明该设计电路的功能完全正确，各项功能及性能指标均符合要求，实现了发明的目的。
Claims (1)
1.本发明的一种ODU2数据顺序重排电路结构，由7个3位加法器和8个8选1数据选择器构成，其特征在于：
所述的7个加法器的输入输出关系为，输入的3位标记值(flag_reg[2:0])，分别接至加法器0～加法器6的输入端，加法器0进行加1操作后的输出值(sel_1[2:0])接至选择器1的选择控制端，加法器1进行加2操作后的输出值(sel_2[2:0])接至选择器2的选择控制端，加法器2进行加3操作后的输出值(sel_3[2:0])接至选择器3的选择控制端，加法器3进行加4操作后的输出值(sel_4[2:0])接至选择器4的选择控制端，加法器4进行加5操作后的输出值(sel_5[2:0])接至选择器5的选择控制端，加法器5进行加6操作后的输出值(sel_6[2:0])接至选择器6的选择控制端，加法器6进行加7操作后的输出值(sel_7[2:0])接至选择器7的选择控制端；
所述的8个8选1数据选择器的输入输出关系为，输入的3位标记值(flag_reg[2:0])接至选择器0的数据选择控制端(sel_0[2:0])，输入的需要进行顺序重排的8个字节数据为data7[7:0]、data6[7:0]、data5[7:0]、data4[7:0]、data3[7:0]、data2[7:0]、data1[7:0]、data0[7:0]，该8个字节数据均接至选择器0～选择器7的8路数据输入端，选择器0的输出为data_sel0[7:0]，选择器1的输出为data_sel1[7:0]，选择器2的输出为data_sel2[7:0]，选择器3的输出为data_sel3[7:0]，选择器4的输出为data_sel4[7:0]，选择器5的输出为data_sel5[7:0]，选择器6的输出为data_sel6[7:0]，选择器7的输出为data_sel7[7:0]。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210479537.1A CN103841055A (zh) | 2012-11-22 | 2012-11-22 | Odu2数据顺序重排电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210479537.1A CN103841055A (zh) | 2012-11-22 | 2012-11-22 | Odu2数据顺序重排电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN103841055A true CN103841055A (zh) | 2014-06-04 |
Family
ID=50804198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210479537.1A Pending CN103841055A (zh) | 2012-11-22 | 2012-11-22 | Odu2数据顺序重排电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103841055A (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141948A (ja) * | 2000-09-27 | 2002-05-17 | Internatl Business Mach Corp <Ibm> | 別々の出力バッファを備えたスイッチング構成および方法 |
| CN101466053A (zh) * | 2009-01-13 | 2009-06-24 | 中兴通讯股份有限公司 | 一种实现光网络节点的装置和方法 |
| US20090213866A1 (en) * | 2005-06-10 | 2009-08-27 | Partec Cluster Compentence Center Gmbh | Data Communication System And Method |
| CN101931833A (zh) * | 2009-06-25 | 2010-12-29 | 中兴通讯股份有限公司 | 实现光通道数据单元解映射的装置及方法 |
-
2012
- 2012-11-22 CN CN201210479537.1A patent/CN103841055A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141948A (ja) * | 2000-09-27 | 2002-05-17 | Internatl Business Mach Corp <Ibm> | 別々の出力バッファを備えたスイッチング構成および方法 |
| US20090213866A1 (en) * | 2005-06-10 | 2009-08-27 | Partec Cluster Compentence Center Gmbh | Data Communication System And Method |
| CN101466053A (zh) * | 2009-01-13 | 2009-06-24 | 中兴通讯股份有限公司 | 一种实现光网络节点的装置和方法 |
| CN101931833A (zh) * | 2009-06-25 | 2010-12-29 | 中兴通讯股份有限公司 | 实现光通道数据单元解映射的装置及方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO2021063197A1 (zh) | 一种光传送网中的业务处理的方法、装置和系统 | |
| CN108833299B (zh) | 一种基于可重构交换芯片架构的大规模网络数据处理方法 | |
| CN111245747B (zh) | 一种数据中心网络组网的方法以及数据中心网络 | |
| CN104838666A (zh) | 用于使包加速和减速的系统和方法 | |
| CN110493310B (zh) | 一种软件定义的协议控制器及方法 | |
| CN102843298A (zh) | 实现交换机芯片Openflow流表优先级的方法及系统 | |
| CN113141279B (zh) | 一种交换机网状测试系统及方法 | |
| CN103078754B (zh) | 一种基于计数型bloom filter的网络数据流统计方法 | |
| CN103368777A (zh) | 一种数据包处理板及处理方法 | |
| CN103957139A (zh) | 一种基于fpga的万兆以太网帧解析方法 | |
| CN102752207B (zh) | 可重配置的2D mesh片上网络结构及其重配置方法 | |
| CN102970238B (zh) | 一种流量控制的方法和设备 | |
| CN103560982A (zh) | 用于Interlaken增强型调度的切包装置及方法 | |
| CN102404207B (zh) | 一种以太网数据的处理方法及装置 | |
| CN103841055A (zh) | Odu2数据顺序重排电路 | |
| CN115225550B (zh) | 一种基于分簇的路径规划算法的按需全网遥测装置 | |
| CN101119172B (zh) | 一种光同步数字传输系统中并行开销提取的方法及装置 | |
| CN105703869A (zh) | 一种帧定位方法及装置 | |
| CN103997355B (zh) | 一种插值滤波方法及插值滤波器 | |
| CN103312577A (zh) | 一种处理mac数据的方法及装置 | |
| US10079769B1 (en) | Methods and apparatus for implementing dynamic rate controllers using linked list of rate programs | |
| CN101123586B (zh) | 光网络中采用fpga分流处理网络数据报文的方法 | |
| CN105027491A (zh) | 明确地重排列分组的系统和方法 | |
| CN104574199A (zh) | 一种电网系统可靠性报告生成方法及系统 | |
| CN104010140A (zh) | 一种实时高带宽视频交换系统及方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20140604 |