CN103794189A - 液晶面板时序控制模块 - Google Patents
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Abstract
本发明涉及一种控制模块，特别是一种用于驱动液晶时序控制的液晶面板时序控制模块；其输入接口、电源电路、FPGA芯片和N个FPC连接器组成；本发明采用FPGA作为主控芯片的设计方案，灵活性很高，能够很灵活的兼容不同厂家，不同工艺，不同尺寸的液晶面板，具有非常好的通用性，且研发周期短，投入小，生产可控性好，风险低等优势。可以替代市面上大部分的液晶时序控制模块驱动液晶面板正常工作。
Description
技术领域
本发明涉及一种控制模块，特别是一种用于驱动液晶时序控制的液晶面板时序控制模块。
背景技术
传统的液晶时序控制模块常采用ASIC作为主控芯片，是针对一种液晶面板设计的，灵活性差，很难在不同厂家，不同工艺，不同尺寸的液晶面板上通用，而如果进行针对性设计时，又存在研发周期长，投入大，风险高的问题。同时，液晶屏接口协议众多，扫描方式也各不相同，采用ASIC很难灵活的兼容众多的接口协议。
发明内容
本发明所要解决的技术问题是提供一种研发周期短、投入小、兼容性好的液晶面板时序控制模块。
为解决上述技术问题，本发明是按如下的方式来实现的：本发明所述的液晶面板时序控制模块由由输入接口、电源电路、FPGA芯片、和N个FPC连接器组成；所述输入接口与FPGA芯片构成数据电连接；FPGA芯片与电源电路构成电连接；输入接口与电源电路构成电连接；N个FPC连接器上设有的输出接口分别与电源电路和FPGA芯片构成数据电连接
所述FPGA芯片上还连接有DRAM存储器，并与DRAM存储器构成数据电连接；FPGA芯片设有TDO、TDI、TMS、TCK引脚用作JTAG接口。
所述输入接口一方面为液晶面板时序控制模块供电，另一方面为液晶面板时序控制模块输入LVDS视频数据。
所述电源电路为液晶面板的数字电路部分提供电压值为3.3V或2.5V中的一种；为液晶面板薄膜场效应管(TFT)栅极提供开启电压值为20V～38V；为液晶面板TFT栅极提供关闭电压值为-4V～-9V；为液晶面板的模拟电路部分提供电压值为13V～20V；为液晶面板提供8～16个GAMMA电压，电压值在0伏至模拟电路部分电压值之间以GAMMA曲线的形式分布；为液晶面板提供VCOM电压，电压值为液晶面板模拟电路部分电压值的0.25～0.75倍；为液晶面板提供辅助电压。
所述电源电路为FPGA芯片提供FPGA单端IO电压，电压值为3.3V或2.5V；为FPGA芯片提供FPGA差分IO电压，电压值为0.9V～3.3V；为FPGA芯片提供内核电压值为1.2V。
所述FPGA芯片为Altera公司的EP2C5T144、EP4CE6F17、EP2C8Q208、EP3C5F256、EP3C10F256或Xilinx公司的XC6SLX4、XC6SLX9、XC3S200A、XC3S400A中的一种。
所述DRAM存储器为SDR SDRAM、DDR SDRAM或DDR2SDRAM。
所述FPC连接器将液晶面板时序控制模块的各个输出信号通过FPC扁平软排线连接至液晶面板，FPC连接器输出信号包括差分数据信号、行场扫描信号、液晶面板数字电压、液晶面板模拟电压、液晶面板VGH电压、液晶面板GAMMA电压、液晶面板VGL电压、液晶面板VCOM电压以及辅助电压。
所述FPGA芯片由LVDS解码模块、扫描顺序控制模块、扫描及数据输出模块、DRAM控制器模块组成；LVDS解码模块与扫描顺序控制模块、扫描及数据输出模块分别构成数据电连接；扫描顺序控制模块与扫描及数据输出模块构成数据电连接；扫描顺序控制模块与DRAM控制器模块构成数据电连接；LVDS解码模块上设有LVDS输入信号引脚；扫描及数据输出模块上设有差分数据信号输出引脚及行场扫描信号输出引脚；DRAM控制器模块上设有DRAM控制引脚。
本发明的积极效果在于：本发明采用FPGA作为主控芯片的设计方案，灵活性很高，能够很灵活的兼容不同厂家，不同工艺，不同尺寸的液晶面板，具有非常好的通用性，且研发周期短，投入小，生产可控性好，风险低等优势。可以替代市面上大部分的液晶时序控制模块驱动液晶面板正常工作。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本发明结构示意图
图2是本发明应用结构示意图
图3是本发明应用结构示意图
图4是本发明FPGA芯片结构示意图
图中1输入接口 2电源电路 3FPGA芯片
4输出信号接口 5DRAM存储器 6FPC连接器
31LVDS解码模块 32扫描顺序控制模块
33扫描及数据输出模块 34DRAM控制器模块
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚明白，下面结合具体实施方式和附图，对本发明做进一步详细说明。在此，本发明的示意性实施方式及其说明用于解释本发明，但并不作为对本发明的限定。
本发明所述的液晶面板时序控制模块由输入接口1、电源电路2、FPGA芯片3、和N个FPC连接器6组成；所述输入接口1与FPGA芯片3构成数据电连接；FPGA芯片3与电源电路2构成电连接；输入接口1与电源电路2构成电连接；N个FPC连接器6上的输出信号接口分别与电源电路2和FPGA芯片3构成数据电连接
所述FPGA芯片3上还连接有DRAM存储器5，并与DRAM存储器5构成数据电连接；FPGA芯片3设有TDO、TDI、TMS、TCK引脚用作JTAG接口。
所述输入接口1一方面为液晶面板时序控制模块供电，另一方面为液晶面板时序控制模块输入LVDS视频数据。
所述电源电路2为液晶面板的数字电路部分提供电压值为3.3V或2.5V中的一种；为液晶面板薄膜场效应管(TFT)栅极提供开启电压值为20V～38V；为液晶面板TFT栅极提供关闭电压值为-4V～-9V；为液晶面板的模拟电路部分提供电压值为13V～20V；为液晶面板提供8～16个GAMMA电压，电压值在0伏至模拟电路部分电压值之间以GAMMA曲线的形式分布；为液晶面板提供VCOM电压，电压值为液晶面板模拟电路部分电压值的0.25～0.75倍；为液晶面板提供辅助电压。
所述电源电路2为FPGA芯片3提供FPGA单端IO电压，电压值为3.3V或2.5V；为FPGA芯片3提供FPGA差分IO电压，电压值为0.9V～3.3V；为FPGA芯片提供内核电压值为1.2V。
所述FPGA芯片3为Altera公司的EP2C5T144、EP4CE6F17、EP2C8Q208、EP3C5F256、EP3C10F256或Xilinx公司的XC6SLX4、XC6SLX9、XC3S200A、XC3S400A中的一种。
所述DRAM存储器5为SDR SDRAM、DDR SDRAM或DDR2SDRAM。
所述FPC连接器6将液晶面板时序控制模块的各个输出信号通过FPC连接器6扁平软排线连接至液晶面板，FPC连接器输出信号包括差分数据信号、行场扫描信号、液晶面板数字电压、液晶面板模拟电压、液晶面板VGH电压、液晶面板GAMMA电压、液晶面板VGL电压、液晶面板VCOM电压以及辅助电压。
所述FPGA芯片3由LVDS解码模块31、扫描顺序控制模块32、扫描及数据输出模块33、DRAM控制器模块34组成；LVDS解码模块31与扫描顺序控制模块32、扫描及数据输出模块33分别构成数据电连接；扫描顺序控制模块32与扫描及数据输出模块33构成数据电连接；扫描顺序控制模块32与DRAM控制器模块34构成数据电连接；LVDS解码模块31上设有LVDS输入信号引脚；扫描及数据输出模块33上设有差分数据信号输出引脚及行场扫描信号输出引脚；DRAM控制器模块34上设有DRAM控制引脚。
实施例一：
如图2所示，FPGA芯片3采用Altera公司的EP2C5T144C8，输入接口1输入信号为两组LVDS信号，分别为E0+E0-～E3+E3-和O0+O0-～O3+O3-，前者用于输入液晶面板的奇数点，后者用于输入液晶面板的偶数点，EC+EC-和OC+OC-分别为两组LVDS信号的时钟信号。输入接口1处的TDO、TDI、TMS、TCK是FPGA芯片3的JTAG接口，用于调试和下载程序。本实例中输出信号接口4处输出信号有AB两组差分数据信号和CTRL0～CTRL4五个面板扫描信号。每组差分信号为6对，即A0+A0-～A5+A5-和B0+B0-～B5+B5-，AC+AC-和BC+BC-分别为两组差分信号的时钟信号。差分数据信号、面板扫描信号和液晶面板各路工作电压通过一个80P的FPC连接器6与液晶面板相连。
实例2
如图3所示，FPGA芯片3采用Altera公司的EP4CE6F17C8，输入信号同样也为两组LVDS信号，分别为E0+E0-～E3+E3-和O0+O0-～O3+O3-，前者用于输入液晶面板的奇数点，后者用于输入液晶面板的偶数点，EC+EC-和OC+OC-分别为两组LVDS信号的时钟信号。输入接口1处的TDO、TDI、TMS、TCK是FPGA芯片的JTAG接口，用于调试和下载程序。本实例输出接口4输出信号有ABCD四组差分数据信号和CTRL0～CTRL4五个面板扫描信号。每组差分信号为6对，即A0+A0-～A5+A5-、B0+B0-～B5+B5-、C0+C0-～C5+C5-和D0+D0-～D5+D5-，AC+AC-、BC+BC-、CC+CC-和DC+DC-分别为两组差分信号的时钟信号。差分数据信号、面板扫描信号和液晶面板各路工作电压通过两个80P的FPC连接器6与液晶面板相连。本实例中还包含两片2MX32bit的DRAM存储器5，型号为MT48LC2M32B2P。DRAM存储器5的作用是将一场图像数据全部缓存下来，然后再按照液晶面板的扫描顺序发送。
除实例1和实例2所描述的实现形式外，本方案还有很多种其他的实现方式。
输入接口1部分，对于低分辨率的液晶面板，只需要一组LVDS信号即可，而对于更高分辨率或更高刷新率的液晶面板，则需要四组LVDS信号。若输入数据为18位色，则一组LVDS信号为三对信号线，若输入数据为24位色，则一组LVDS信号为四对信号线，若输入数据为30位色，则一组LVDS信号为五对信号线。
FPGA芯片3部分，除实例1中用到的EP2C5T144C8和实例2中用到的EP4CE6F17C8外，还有很多同类型的芯片可以完成相同的功能，如Altera公司的EP2C8Q208C8、EP3C5F256C8、EP3C10F256C8，Xilinx公司的XC6SLX4、XC6SLX9、XC3S200A、XC3S400A等。除Altera公司和Xilinx公司外，还有一些公司生产FPGA芯片如Lattic公司和Actel公司，他们生产的FPGA芯片也可完成本方案所描述的功能。
FPC连接器6部分，由于液晶面板的尺寸和结构不同，FPC连接器6的信号也有很大不同。对于一些低分辨率的液晶面板，一组差分数据信号只需要3个，对于一些带有时钟恢复电路的液晶面板，不需要提供时钟信号，有些分辨超高的液晶面板，则需要多达8组差分数据信号。
DRAM存储器5部分，很多时候，本方案中的DRAM存储器5是可以省略的，如实例1所示。实例2中用到的DRAM为SDRSDRAM，速度更快，成本更低的DDR SDRAM和DDR2SDRAM均可完成相同的功能。
Claims (9)
1.一种液晶面板时序控制模块，其特征在于：由输入接口(1)、电源电路(2)、FPGA芯片(3)、和N个FPC连接器(6)组成；所述输入接口(1)与FPGA芯片(3)构成数据电连接；FPGA芯片(3)与电源电路(2)构成电连接；输入接口(1)与电源电路(2)构成电连接；N个FPC连接器(6)上的输出信号接口分别与电源电路(2)和FPGA芯片(3)构成数据电连接。
2.根据权利要求1所述一种液晶面板时序控制模块，其特征在于：所述FPGA芯片(3)上还连接有DRAM存储器(5)，并与DRAM存储器(5)构成数据电连接；FPGA芯片(3)设有TDO、TDI、TMS、TCK引脚用作JTAG接口。
3.根据权利要求1所述一种液晶面板时序控制模块，其特征在于：所述输入接口(1)一方面为液晶面板时序控制模块供电，另一方面为液晶面板时序控制模块输入LVDS视频数据。
4.根据权利要求1所述一种液晶面板时序控制模块，其特征在于：所述电源电路(2)为液晶面板的数字电路部分提供电压值为3.3V或2.5V中的一种；为液晶面板薄膜场效应管(TFT)栅极提供开启电压值为20V～38V；为液晶面板TFT栅极提供关闭电压值为-4V～-9V；为液晶面板的模拟电路部分提供电压值为13V～20V；为液晶面板提供8～16个GAMMA电压，电压值在0伏至模拟电路部分电压值之间以GAMMA曲线的形式分布；为液晶面板提供VCOM电压，电压值为液晶面板模拟电路部分电压值的0.25～0.75倍；为液晶面板提供辅助电压。
5.根据权利要求1所述一种液晶面板时序控制模块，其特征在于：所述电源电路(2)为FPGA芯片(3)提供FPGA单端IO电压，电压值为3.3V或2.5V；为FPGA芯片(3)提供FPGA差分IO电压，电压值为0.9V～3.3V；为FPGA芯片提供内核电压值为1.2V。
6.根据权利要求1所述一种液晶面板时序控制模块，其特征在于：所述FPGA芯片(3)为Altera公司的EP2C5T144、EP4CE6F17、EP2C8Q208、EP3C5F256、EP3C10F256或Xilinx公司的XC6SLX4、XC6SLX9、XC3S200A、XC3S400A中的一种。
7.根据权利要求2所述一种液晶面板时序控制模块，其特征在于：所述DRAM存储器(5)为SDR SDRAM、DDR SDRAM或DDR2SDRAM。
8.根据权利要求1所述一种液晶面板时序控制模块，其特征在于：所述FPC连接器(6)将液晶面板时序控制模块的各个输出信号通过FPC连接器(6)扁平软排线连接至液晶面板，FPC连接器输出信号包括差分数据信号、行场扫描信号、液晶面板数字电压、液晶面板模拟电压、液晶面板VGH电压、液晶面板GAMMA电压、液晶面板VGL电压、液晶面板VCOM电压以及辅助电压。
9.根据权利要求1所述一种液晶面板时序控制模块，其特征在于：所述FPGA芯片(3)由LVDS解码模块(31)、扫描顺序控制模块(32)、扫描及数据输出模块(33)、DRAM控制器模块(34)组成；LVDS解码模块(31)与扫描顺序控制模块(32)、扫描及数据输出模块(33)分别构成数据电连接；扫描顺序控制模块(32)与扫描及数据输出模块(33)构成数据电连接；扫描顺序控制模块(32)与DRAM控制器模块(34)构成数据电连接；LVDS解码模块(31)上设有LVDS输入信号引脚；扫描及数据输出模块(33)上设有差分数据信号输出引脚及行场扫描信号输出引脚；DRAM控制器模块(34)上设有DRAM控制引脚。
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