CN103777919A

CN103777919A - 一种基于阵列处理器的多地址数据排列方法及装置

Info

Publication number: CN103777919A
Application number: CN201210397901.XA
Authority: CN
Inventors: 李原; 沈承科; 杨健
Original assignee: ZTE Corp
Current assignee: Sanechips Technology Co Ltd
Priority date: 2012-10-18
Filing date: 2012-10-18
Publication date: 2014-05-07
Anticipated expiration: 2032-10-18

Abstract

本发明公开了一种基于阵列处理器的多地址数据排列方法及装置，所述方法包括：将LTE PUSCH符号级链路处理划分成五个操作过程kernel，以分别完成快速傅立叶变换FFT、信道估计CHE、最小均方差MMSE、离散傅立叶逆变换IDFT以及解调制LLR；在执行完FFT的操作过程后，通过内部交换网对以紧凑方式存储在L1D缓存之中的资源块RB数据按照之后各个kernel的不同输入排列需求进行紧凑排序。本发明可自适应各种不同的排序情况，并且通过对实际排序情况进行归纳提炼，整理出各种情况下的排序策略选择，设计出优化的取数方式、循环移位方式以及掩码策略，从而对在阵列处理器中实现RB数据流排序进行了优化。

Description

一种基于阵列处理器的多地址数据排列方法及装置

技术领域

本发明涉及通信技术领域，具体而言，涉及LTE(Long Term Evolution，长期演进)符号级链路中资源块RB数据在阵列处理器中的多地址数据排列方法及装置。

背景技术

在阵列处理器中处理LTE符号级链路时，各个操作过程kernel对于RB数据的处理往往需要将RB数据按照不同的分组方式输入，如按单输入多输出SIMO/多输入多输出MIMO方式输入、按相同RB数的UE（User Equipment，终端）方式输入以及按调制方式输入等，由此，之于这样的数据输入需求，不可避免地需要在各操作过程kernel间对RB数据进行重新排序，目前采用的方法为：在符号级链路上的各内核kernel间加入多个排序操作单元，而在实际应用当中，这些排序操作单元的引入对符号级链路的时延影响非常大。

在阵列处理器中，符号级链路的所有操作均由阵列处理器完成，为减少阵列处理器与数据缓存L2D存储单元间的交互频率，现有技术还实现了一种在符号级链路操作过程中，数据流仅在阵列处理器内部循环流动，相应的数据排序操作也由阵列处理器内部完成的数据排序处理方法。这时，RB数据在数据缓存L1D缓存中呈现紧耦合形式，而对于其中RB数据的分离以及排序方法，其数据排序效率仍较低，因此如何在RB数据在L1D缓存中呈现紧耦合的情势下，提供一种优化的RB数据排序方法便成为了目前亟需解决的一个问题。

发明内容

本发明的发明人通过研究发现，基于上述的情形，根据符号级链路各个处理部分不同的排序需求，在合适的时机对RB数据统一进行排序操作，可以为后续操作提供便利，并减少符号级链路RB数据的排序时延。

鉴于此，本发明提供了一种基于阵列处理器的多地址数据排列方法及装置，其可采用同一套排序方法，自适应各种不同的排序情况，并且通过对实际排序情况进行归纳提炼，整理出各种情况下的排序策略选择，设计出优化的取数方式、循环移位方式以及掩码策略，从而对在阵列处理器中实现RB数据流排序进行了优化。

为了达到上述目的，本发明采用以下技术方案实现：

一种基于阵列处理器的多地址数据排列方法，包括：

将符号级链路处理划分成五个操作过程kernel，以分别完成快速傅立叶变换FFT、信道估计CHE、最小均方差MMSE、离散傅立叶逆变换IDFT以及解调制LLR；

在执行完FFT的操作过程后，通过内部交换网对以紧凑方式存储在L1D缓存之中的资源块RB数据按照之后各个操作过程kernel的不同输入需求进行紧凑排序。

优选地，所述基于阵列处理器的多地址数据排列方法具体包括如下步骤：

A、有效UE数据到来时，获取其起始位置信息以及长度信息；

B、对取到的UE数据进行全体循环移位，并使得移位后的起始位置对应至需要衔接的RB结束位置；

C、将分别来自不同UE的衔接行的UE数据通过掩码的方式合并，其余行的数据紧接写入，以实现紧凑对接。

优选地，在执行步骤C之后，所述基于阵列处理器的多地址数据排列方法还包括：

D、对取到的不同长度的UE数据分别按基2方式划分为包括至少一个RB的基本操作单元，并在每次取到有效UE数据后，重复步骤A至步骤C。

优选地，在所述步骤D中，对取到的不同长度的UE数据分别按基2方式划分为包括一个或两个RB的基本操作单元。

优选地，在所述步骤C中，将临时输出数据暂存于输出缓冲器。

一种基于阵列处理器的多地址数据排列装置，包括：

划分单元，用于将符号级链路处理划分成五个操作过程kernel，以分别完成快速傅立叶变换FFT、信道估计CHE、最小均方差MMSE、离散傅立叶逆变换IDFT以及解调制LLR；

处理单元，用于在用以执行完FFT操作过程后，通过内部交换网对以紧凑方式存储在L1D缓存之中的资源块RB数据按照之后各个操作过程kernel的不同输入需求及排序需求进行紧凑排序。

优选地，其相应的用于实现多地址数据排列的方法包括如下步骤：

（1）有效UE数据到来时，获取其起始位置信息以及长度信息；

（2）对取到的UE数据进行全体循环移位，并使得移位后的起始位置对应至需要衔接的RB结束位置；

（3）将分别来自不同UE的衔接行的UE数据通过掩码的方式合并，其余行的数据紧接写入，以实现紧凑对接。

优选地，在执行步骤（3）之后，与所述基于阵列处理器的多地址数据排列装置相应的用于实现多地址数据排列的方法还包括：

（4）对取到的不同长度的UE数据分别按基2方式划分为包括至少一个RB的基本操作单元，并在每次取到有效UE数据后，重复步骤（1）至步骤（3）。

优选地，在所述步骤（4）中，对取到的不同长度的UE数据分别按基2方式划分为包括一个或两个RB的基本操作单元。

优选地，与所述基于阵列处理器的多地址数据排列装置相应的用于实现多地址数据排列的方法还包括：

输出缓冲器，用于暂存处理单元输出的临时输出数据。

通过上述本发明的技术方案可以看出，本发明通过对不同长度的UE，均按照基2方式将其划分为2个或1个RB的基本操作单元，对其进行排序操作，能够使排序算法规整统一。以及，通过对实际排序情况进行归纳提炼，整理出各种情况下的排序策略选择，设计出优化的取数方式、循环移位方式以及掩码策略，可以为后续操作提供便利性，减少链路排序时延。

附图说明

图1是本发明是实体中的阵列处理器结构示意图。

图2 是本发明实施例中的32维阵列处理器数据缓存结构示意图。

图3是本发明实施例中的排序调度机制流程示意图。

图4是本发明实施例中的排序过程中实例流程示意图。

图5是本发明实施例中的取数、循环移位方式及掩码策略定义示意图。

本发明目的的实现、功能特点及优异效果，下面将结合具体实施例以及附图做进一步的说明。

具体实施方式

下面结合附图和具体实施例对本发明所述技术方案作进一步的详细描述，以使本领域的技术人员可以更好的理解本发明并能予以实施，但所举实施例不作为对本发明的限定。

本发明实施例提供了一种基于阵列处理器的多地址数据排列方法，包括：

S10、将符号级链路处理划分成五个操作过程kernel，以分别完成快速傅立叶变换FFT、信道估计CHE、最小均方差MMSE、离散傅立叶逆变换IDFT以及解调制LLR；

S11、在用以执行完FFT操作过程后，通过内部交换网对以紧凑方式存储在L1D缓存之中的资源块RB数据按照之后各个kernel的不同输入需求及排序需求进行紧凑排序。

更为优选地，所述基于阵列处理器的多地址数据排列方法具体包括如下步骤：

S20、有效UE数据到来时，获取其起始位置信息以及长度信息；

S21、对取到的UE数据进行全体循环移位，并使得移位后的起始位置对应至需要衔接的RB结束位置；

S22、将分别来自不同UE的衔接行的UE数据通过掩码的方式合并，其余行的数据紧接写入，以实现紧凑对接。

优选实施方式下，在执行步骤S22之后，所述基于阵列处理器的多地址数据排列方法还包括：

S23、对取到的不同长度的UE数据分别按基2方式划分为包括至少一个RB的基本操作单元，并在每次取到有效UE数据后，重复步骤S20至步骤S22。

例如，具体地，在所述步骤S23中，对取到的不同长度的UE数据分别按基2方式划分为包括一个或两个RB的基本操作单元。

具体地，在所述步骤S22中，将临时输出数据暂存于输出缓冲器。

本发明实施例还提供了一种基于阵列处理器的多地址数据排列装置，包括：

划分单元，用于将符号级链路处理划分成五个内核kernel，以分别完成快速傅立叶变换FFT、信道估计CHE、最小均方差MMSE、离散傅立叶逆变换IDFT以及解调制LLR；

处理单元，用于在用以执行完FFT的操作过程后，通过内部交换网对以紧凑方式存储在L1D缓存之中的资源块RB数据按照之后各个kernel的不同输入需求及排序需求进行紧凑排序。

其相应的用于实现多地址数据排列的方法包括如下步骤：

优选实施方式下，在执行步骤（3）之后，与所述基于阵列处理器的多地址数据排列装置相应的用于实现多地址数据排列的方法还包括：

例如具体地，在所述步骤（4）中，对取到的不同长度的UE数据分别按基2方式划分为包括一个或两个RB的基本操作单元。

除此之外，一种更为优选的实施方式下，与所述基于阵列处理器的多地址数据排列装置相应的用于实现多地址数据排列的方法还包括：

输出缓冲器，用于暂存处理单元输出的临时输出数据。

在本发明实施例中，所述的基于阵列处理器的多地址数据排列装置基于LTE协议下定制的阵列处理器而实现，但具体描述的方法同样适用于其他阵列处理器的情况，以此可显著的提高链路排序效率，简化各种情况下的排序调度算法。

在本实施例中，所述阵列处理器结构简图如图1所示，其包括控制单元、缓存单元、内部交换网和阵列计算单元。

本实施例中，其将PUSCH（physical uplink shared channel，物理上行链路共享信道）链路符号级处理划分成五个操作过程kernel，分别完成FFT（Fast Fourier Transform，快速傅立叶变换）、CHE（信道估计）、MMSE(最小均方差)、IDFT（离散傅立叶逆变换）和LLR（解调制）。并根据各个内核kernel不同的排序需求，在FFT kernel操作完成后，通过内部交换网对RB数据按照之后各个kernel不同的输入需求（例如：SIMO/MIMO、IDFT点数、QPSK/16QAM/64QAM）进行紧凑排序，为后续操作提供便利性，并减少处理时延。

在PUSCH链路中，在FFT操作完成后，各个RB按照紧凑方式存储在L1D缓存中，如图2所示，设阵列处理器维度为32，每个RB有12个子载波，则每8个RB可分为一组，占用3行地址空间，每组排列情况近似，100个RB共占用38行地址空间。

在本实施例中，参考图2，可以观察到，一个UE的RB起始位置共有8种情况，由于UE包含的RB个数并不固定，从1至100不等，因此UE结束位置也有8种情况。实现按需求紧凑排序，其目的就是将UE重新排序，紧凑连接。

在本实施例中，本文对取数方式定义为data_pattern，循环移位方式定义为shuffle_pattern，掩码定义为mask_pattern。

从而本实施例提供的基于阵列处理器的多地址数据排列装置共需要执行以下四个步骤以完成多地址数据的排序，具体过程如下：

第一步，对于8种起始位置（如图2所示），长度为N个RB的UE数据，按照6种情况（如图5所示）分多次选取，每次取到32个数；

第二步，对于取到的数据，将其全体循环移位，移位分8种情况，使其移位后的起始位置对应到需要紧接的RB结束位置；

第三步，将分别来自两个UE的衔接行的数据通过掩码的方式合并，其余行紧接写入，实现紧凑对接；

第四步，一个UE可能占用多个RB，按基2形式划分为基本操作单元，对于每次取到的数据，都按上述流程进行操作。

下面结合附图4，以两个UE（UE0以及UE1）紧凑排序为例，对本发明进行更为详细的说明。

本发明实施例提供的基于阵列处理器的多地址数据排列装置的实施步骤如下：

第一步，起始状态时，UE0位于L1D缓存的m行，起始列位置为0，长度为两个RB，即占用24列地址空间；UE1位于L1D缓存的n行，列起始位置为12，长度为三个RB，占用到两行地址范围。

如图3所示，先将需要排序的UE按基2方式划分为两个或一个RB的基本操作单元，本实施例中UE0仅有两个RB，即采用两个RB作为基本操作单元。

接下来通过判断每一次基本操作单元的起始列位置及上一次操作的结束列位置，选取相应的取数、移位方式及掩码策略。如图5所示，其对取数、循环移位方式及掩码策略进行了定义。

本实施例中，UE0起始列位置为0，初始上一次结束列位置为0，采用取数方式data pattern 0，移位方式shuffle pattern 0以及掩码策略mask pattern 10，得到的结果UE0（data pattern 0，shuffle pattern 0）* mask pattern 10存于计算单元的输出缓存中，等待与第二次操作的结果相加后输出至目标地址k行，同时记录第一次操作对应的结束列位置为24。

第二步，对于UE1，先将其按基2进行划分，得到两个基本操作单元，分别是2RB和1RB。对于2RB，其起始列位置是12，此时第一步操作的结束列位置为24，由此可判断其取数、循环移位方式及掩码策略为data pattern 2、shuffle pattern 3、mask pattern 11，同时判断出本次操作结束列地址为16以及本UE下次操作的起始列地址为4。由此取得的数据与第一次操作在输出缓存中的结果相加，得到UE0（data pattern 0，shuffle pattern 0）* mask pattern 10 + UE1第一行（data pattern 2，shuffle pattern 3）* mask pattern 11，将其放置到目标地址k行。同时将UE1第一行（data pattern 2，shuffle pattern 3）的结果存于计算单元的输出缓存等待与下一次操作的结果相加，记录本次操作对应的结束列位置为16。

第三步，对于UE1的1RB基本操作单元，其起始列地址为4，上次操作结束列地址为16，由此得出本次操作的取数、循环移位方式及掩码策略为data pattern 0、shuffle pattern 3、mask pattern 11。得到的结果与在输出缓存中的数据相加，得到UE1第一行（data pattern 2，shuffle pattern 3）* mask pattern 10 + UE1第二行（data pattern 0，shuffle pattern 3）* mask pattern 11，其结果放于k+1行。

由此，便完成了UE0与UE1的紧凑排序，其它UE的排序情况与上述实施步骤相同，采用统一的算法调度机制，并且对各种基本操作单元的排序情况进行了总结归纳，如表1、表2所述，其中，表1、表2为各种排序情况下的取数、循环移位及掩码策略选择。

所述表中，横坐标为基本操作单元（2RB或1RB）的列起始位置，纵坐标为上一次操作的列结束位置。如表中所述，为优化时延，有些情况下需要一次操作，有些则需要乘及乘累加两次操作，另外：

lca:l_col_addr表示上一次操作的结束列位置（0,4,8,12,16,20,24,28）；

fca:f_col_addr表示本次操作RB数据的起始列位置（0,4,8,12,16,20,24,28）；

dp:data_pattern表示取数方式（0,1,2,3,4,5）；

sp:shuffle_pattern表示循环移位方式（0,1,2,3,4,5,6,7）；

mp:mask_pattern表示掩码策略（0~17）；

da:dst_addr表示操作的目的行地址；

sa:src_addr表示操作的源行地址。

表1、2RB时的取数、移位及掩码策略归纳表

表2、1RB时的取数、移位及掩码策略归纳表

本方法采用统一的调度算法即可完成各种不同的排序情况，自适应处理复杂的UE位置及长度情况，无需改动调度算法或定义新的取数、移位及掩码策略。并且由于将临时输出存放置输出缓存器中，减少了与L1D的交互频率，节省排序时间。

另外，值得注意的是，本发明实施例中所描述的基于阵列处理器的多地址数据排列装置是以LTE协议下定制的矢量处理器为例，但本发明实施例提供的多地址数据排列方法同样适用于其他矢量处理器的情况，以此可显著的提高链路排序效率，简化各种情况下的排序调度算法。

以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims

1.一种基于阵列处理器的多地址数据排列方法，其特征在于，包括：

在执行完FFT的操作过程后，通过内部交换网对以紧凑方式存储在L1D缓存之中的资源块RB数据按照之后各个kernel的不同输入排序需求进行紧凑排序。

2.如权利要求1所述的基于阵列处理器的多地址数据排列方法，其特征在于，具体操作步骤包括：

A、有效用户设备UE数据到来时，获取其起始位置信息以及长度信息；

3.如权利要求2所述的基于阵列处理器的多地址数据排列方法，其特征在于，在执行步骤C之后，还包括：

4.如权利要求3所述的基于阵列处理器的多地址数据排列方法，其特征在于，在所述步骤D中，对取到的不同长度的UE数据分别按基2方式划分为包括一个或两个RB的基本操作单元。

5.如权利要求3所述的基于阵列处理器的多地址数据排列方法，其特征在于，在所述步骤C中，将临时输出数据暂存于输出缓冲器。

6.一种基于阵列处理器的多地址数据排列装置，其特征在于，包括：

处理单元，用于在执行完FFT的操作过程后，通过内部交换网对以紧凑方式存储在L1D缓存之中的资源块RB数据按照之后各个kernel的不同输入需求进行紧凑排序。

7.如权利要求6所述的基于阵列处理器的多地址数据排列装置，其特征在于，其相应的用于实现多地址数据排列的方法包括如下步骤：

8.如权利要求7所述的基于阵列处理器的多地址数据排列装置，其特征在于，在执行步骤（3）之后，还包括：

9.如权利要求7所述的基于阵列处理器的多地址数据排列装置，其特征在于，在所述步骤（4）中，对取到的不同长度的UE数据分别按基2方式划分为包括一个或两个RB的基本操作单元。

10.如权利要求6所述的基于阵列处理器的多地址数据排列装置，其特征在于，还包括：

输出缓冲器，用于暂存处理单元输出的临时输出数据。