CN103729934A

CN103729934A - 一种基于dsp的高速纸币冠字号码提取及识别系统

Info

Publication number: CN103729934A
Application number: CN201410004812.3A
Authority: CN
Inventors: 陈镇龙; 代君; 宋昀岑; 李汶洲; 罗颖
Original assignee: CHENGDU HOLDTECS Co Ltd
Current assignee: CHENGDU HOLDTECS Co Ltd
Priority date: 2014-01-06
Filing date: 2014-01-06
Publication date: 2014-04-16

Abstract

本发明公开了一种基于DSP的高速纸币冠字号码提取及识别系统，其特征在于，主要由DSP模块（1），与该DSP模块（1）相连接的FPGA模块（2）和SDRAM存储器（3），与FPGA模块（2）相连接的CIS控制模块（4）和A/D转换器（5），以及与CIS控制模块（4）和A/D转换器（5）相连接的CIS图像传感器（6）组成，且该A/D转换器（5）还与SDRAM存储器（3）相连接。本发明采用FPGA+DSP处理器结构，其能充分发挥FPGA的过程控制能力和DSP的数字信号处理能力，同时利用其高速的运行速率、丰富的逻辑单元及I/O接口，能有效的完成对整体系统的综合调度，进而实现多任务协调控制，提高处理速率。

Description

一种基于DSP的高速纸币冠字号码提取及识别系统

技术领域

本发明涉及一种纸币识别系统，具体是指一种基于DSP的高速纸币冠字号码提取及识别系统。

背景技术

纸币的冠号和数字编号是用来记录纸币发行序列的，由于冠字号码具有唯一性，因此在纸币出入库时记录每张纸币的号码，建立币码档案，可以使金融部门等有效跟踪纸币在社会的流通情况，并进行有效监管，从而有利于解决类似抢劫运钞车、洗钱等重大社会问题。按照国家标准要求，银行等金融行业必须配备具有冠字号码提取、识别功能的A类点钞机。

我国冠字号码提取及识别技术起步较晚，目前还处于应用试验阶段。虽然南京航天航空大学利用CCD采集设备对钞票图像进行采集并在单片机上进行了相关处理，但该产品实时性很低，很难满足冠字号码快速识别的要求。同时，汉王公司开发了基于OCR技术的人民币冠字号识别专用产品，但此产品需要专用的扫描仪实现图像采集，不仅成本很高，而且携带非常不方便。因此，开发一种高速有效、精确度高、价格低廉的冠字号提取及识别系统便是人们所要解决的重要技术难题。

发明内容

本发明的目的在于克服目前人们还无法高效、精确的完成对纸币图形中冠字号码的提取及识别的缺陷，提供一种基于DSP的高速纸币冠字号码提取及识别系统。

本发明的目的通过下述技术方案实现：一种基于DSP的高速纸币冠字号码提取及识别系统，主要由DSP模块，与该DSP模块相连接的FPGA模块（Field－Programmable Gate Array，现场可编程门阵列）和SDRAM存储器，与FPGA模块相连接的CIS（contact image sensor, 接触式图像传感器）控制模块和A/D转换器，以及与CIS控制模块和A/D转换器相连接的CIS图像传感器组成，且该A/D转换器还与SDRAM存储器相连接。

为了确保本发明的使用效果，所述CIS图像传感器采用1：1的扫描性能，且FPGA模块的工作频率为200MHZ以上。

所述SDRAM存储器优先采用DDR SDRAM存储器（Double Data Rate Synchronous Dynamic Random Access Memory，双倍速率同步动态随机存储器）。

本发明较现有技术相比具有以下优点及有益效果：

（1）本发明不仅整体结构非常简单，其制作和维护成本较低，而且便于携带。

（2）本发明所采用的CIS 图像传感器，不仅适合采集运动状态下的图像，而且其成像效果较好、价格便宜，能明显的降低安装和维护要求。

（3）本发明采用FPGA+DSP处理器结构，其能充分发挥FPGA的过程控制能力和DSP的数字信号处理能力，以FPGA作为中央控制器，利用其高速的运行速率、丰富的逻辑单元及I/O接口，能有效的完成对整体系统的综合调度，进而实现多任务协调控制，提高处理速率。同时，以DSP模块作为图像信号后期处理模块，能高速完成多项图像处理内容。

附图说明

图1为本发明的整体结构示意图。

图2为本发明的整体流程示意图。

图3为本发明投影字符分割的流程示意图。

图4为本发明对已读取的字符模板库的字符进行投影字符分割和识别的流程示意图。

具体实施方式

下面结合实施例对本发明作进一步地详细说明，但本发明的实施方式不限于此。

实施例

如图1所示，本发明所述的系统包括六个部分，即由DSP模块1、FPGA模块2、SDRAM存储器3、CIS控制模块4、A/D转换器5和CIS图像传感器6组成。其中，FPGA模块2和SDRAM存储器3均与DSP模块1相连接，CIS控制模块4和A/D转换器5均与FPGA模块2相连接，而CIS图像传感器6则分别与CIS控制模块4和A/D转换器5相连接。同时，A/D转换器5还与SDRAM存储器3相连接。

为了确保效果，SDRAM存储器3优先采用DDR SDRAM存储器来实现，且CIS图像传感器6需要采用1：1的扫描性能。运行时，本发明以FPGA模块2作为全局控制核心，其工作频率在200MHz以上。FPGA模块2向CIS图像传感器6发送点亮光源信号，并启动信号SI及时钟控制信号CLK，让CIS图像传感器6对纸币正反两面同时进行图像采集，并且，FPGA模块2也为A/D转换器5提供时钟信号CLK。

A/D转换器5在FPGA模块2提供的转换时钟下，将CIS图像传感器6所输出的模拟信号转为数字信号，并送入DDR SDRAM存储器3，DSP模块1在FPGA模块2的控制下读取DDR SDRAM存储器3中的图像数据。

当DSP模块1读取DDR SDRAM存储器3中的图形数据后便需要进行图像二值化、字符分割及字符识别等数字图像处理过程，其具体步骤详见图2所示。即其包括有以下步骤：

（1）对DSP模块初始化，读取已经建立的字符模板库。该字符模板库是预先建立的包含了目前市面上所有流通纸币数据的数据库。

（2）接收待处理的纸币图像数据。运行时，验钞机通过图像传感器采集纸币正反两面的图像信息，并将该纸币的图像信息传递给DSP模块。

（3）读取纸币图像数据并进行二值化处理。这里的二值化处理是指，预先设定一个取值为40～50之间的阈值，并将纸币图像数据的每个像素均与该阈值相减，若其差值大于0，则将该点设为1；若其差值小于或等于0，则将该点设为0。

（4）对二值化处理后的图像数据进行投影字符分割，得到里面包含的所有字符并排序，判断是否找到10个字符？是，则执行步骤（5）；否，则返回步骤（2）。

其中，所述的“投影字符分割”流程详见图3所示，其具体包括以下步骤：

（A1）读取二值化处理后的图像数据。

（A2）对该图像在X方向上进行投影，得到一条（X，proj）曲线，并对该曲线进行平滑，而该曲线的计算公式则为proj[x] = sum(col[r]), 0 < r < height。

（A3）找到该曲线的所有波谷，则相邻波谷之间就是一个字符的所在区域，同时根据波谷位置得到每一个字符在X轴上的起始和结束位置。

（A4）计算每一个字符在Y轴上的投影，并根据投影找到每一个字符在Y轴上的起始和结束位置。

（5）对已读取的字符模板库的字符进行投影字符分割和识别，并与步骤（4）中所生成的字符进行相交运算，最后输出识别到的字符串。

如图4所示，本发明对已读取的字符模板库的字符进行投影字符分割和识别，其具体包括以下步骤：

（B1）读取一组已知字符的字符图像；

（B2）采用投影字符分割，将每一个字符进行分割，然后把每一个字符的像素都缩放为40*80，并保存在模板中，同时保存其对应的字符；

（B3）将步骤（4）中所生成的所有字符均与模板进行相交运算，找到拥有最大值的模板所对应的字符；

（B4）重复步骤（B3），直至所有的字符均识别完毕。

而所谓的“相交运算”，则其采用的公式为：

cov ＝ sum(model[i] * check[i]) / sqrt(sum(model[i] * model[i]) * sum(check[i] * check[i]))。

如上所述，便可以很好的实现本发明。

Claims

1.一种基于DSP的高速纸币冠字号码提取及识别系统，其特征在于，主要由DSP模块（1），与该DSP模块（1）相连接的FPGA模块（2）和SDRAM存储器（3），与FPGA模块（2）相连接的CIS控制模块（4）和A/D转换器（5），以及与CIS控制模块（4）和A/D转换器（5）相连接的CIS图像传感器（6）组成，且该A/D转换器（5）还与SDRAM存储器（3）相连接。

2.根据权利要求1所述的一种基于DSP的高速纸币冠字号码提取及识别系统，其特征在于，所述CIS图像传感器（6）采用1：1的扫描性能。

3.根据权利要求1或2所述的一种基于DSP的高速纸币冠字号码提取及识别系统，其特征在于，所述FPGA模块（2）的工作频率为200MHZ以上。

4.根据权利要求3所述的一种基于DSP的高速纸币冠字号码提取及识别系统，其特征在于，所述SDRAM存储器（3）为DDR SDRAM存储器。