CN103683502A - 一种智能变电站过程层装置开关回路驱动控制方法及装置 - Google Patents

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Abstract

本发明公开了一种智能变电站过程层装置开关回路驱动控制方法及装置，处理器按照控制命令的类型把立即执行命令和延时执行命令分别放入控制缓存BufC和一个缓存队列FifoD中；处理器按照设定的轮询周期对缓存区进行检测，根据延时缓存队列FifoD中的数据以及当前控制情况，来更新控制缓存报文中的时标信息及控制位，然后再发送给FPGA进行开关控制。本发明的驱动控制方法及装置，在相对简单的FPGA的硬件控制逻辑下，通过CPU的控制命令更新机制，用以在其收到动作命令后，使系统能够根据动作命令的不同要求，要么在尽量短的时间内立即驱动开关回路，要么在一定时间后按指定时刻延时驱动开关回路，同时满足开关回路动作时刻的快速响应及精确延时的技术要求。

Description

一种智能变电站过程层装置开关回路驱动控制方法及装置
技术领域
本发明属于电力系统变电站自动化技术领域，具体涉及一种智能变电站过程层装置开关回路驱动控制方法及装置。
背景技术
作为智能变电站中负责联系一次设备及间隔层设备的关键IED，多种过程层装置，如合并单元、智能终端等，往往需要具有如下功能：1）接收过程层网络的控制指令或继电保护装置的直接控制指令，并驱动相应的出口回路完成对一次设备的控制功能；2）采集一次设备的位置信号、报警信号等实时数据，通过GOOSE服务发布至过程层网络。
在大多数情况下，基于电力系统的特殊运行环境，过程层装置对其出口回路响应的及时性提出了一定的要求，如在国家电网对智能终端的检测标准中已明确要求，保护出口的动作响应时间要小于7ms，刀闸出口的动作响应时间要小于10ms。扣除继电器机械接点的动作时间，这就要求软件控制系统的出口时间偏差不能超过1ms。另外，在某些情况下，还对其出口时刻的准确性提出了具体的要求，如选相合闸功能，要求其出口时间与计算的理论合闸时刻的偏差不能超过1ms。这种情况下，对软件控制系统出口时刻的精度要求更是达到了us级。因此，设计一种既满足过程层装置及时响应的出口需要，又同时能符合其出口时间精确延时控制的实现方案是智能变电站中的一项关键技术。
目前，在电力系统中，要实现以上技术要求，针对出口控制的及时响应和精确延时要求，一般采用以下两种方式：（1）设计两套不同的硬件电路区别对待，但是这种方式需要较多的外围电路来配合；（2）在FPGA上设定比较复杂的控制切换逻辑，该方式会占用FPGA过多的资源。因此，有必要设计一种既不需要较多的外围电路来配合，又不需要复杂的FPGA控制逻辑的控制方法来满足以上要求。
发明内容
本发明的目的是提供一种智能变电站过程层装置开关回路驱动控制方法，以解决现有驱动控制方式硬件电路结构复杂或者FPGA控制逻辑复杂的问题，同时提供一种使用上述方法的控制装置。
为了实现以上目的，本发明所采用的技术方案是：一种智能变电站过程层装置开关回路驱动控制方法，包括如下步骤：
（1）处理器将接收到的过程层网络的控制命令，并按照控制命令的类型把立即执行命令和延时执行命令分别放入一个控制缓存BufC和一个FIFO（先进先出）结构的缓存队列FifoD中；
（2）处理器按照设定的轮询周期对FifoD和当前的开出情况进行检测，来选择是否更新控制缓存BufC报文帧中的时标信息及控制位，并发送给FPGA；
（3）FPGA根据收到的BufC的内容来解析出控制命令，并对相应的回路进行驱动控制。
处理器将收到的控制命令以报文的形式发送给FPGA，其报文内容中字节的每一位都对应一路开关回路；报文头中含有一个开关时标，时标为0，则由FPGA立即响应进行开关；时标非0，则由FPGA按时标的指定时间精确进行开关。
在每个轮询周期内，不管报文内容是否更新，处理器均发送给FPGA：更新时，发送更新后的报文；未更新时，仍发送原报文，以维持正常的通讯链路状态。
处理器中设有定时触发的I/O控制模块，触发周期即为处理器的轮询周期；所述控制缓存BufC和缓存队列FifoD均设于I/O控制模块中，FifoD中设有用于存储延时执行命令的开关时间、开断命令及相应的回路索引。
处理器根据控制命令的类型进行分区存放时，将立即执行命令直接放入控制缓存BufC中；将延时执行命令先放入FifoD中，待轮询周期到后，再根据条件，选择是将FifoD中符合设定条件的数据按先后顺序取出一个来更新BufC的相应控制位及时标信息后再发送给FPGA，还是将BufC的内容直接发送给FPGA。
处理器与FPGA共用一个晶振作为计时基准，对于延时执行命令，FPGA的真正开关时刻与指定时刻的偏差在1us以内。
设定的轮询周期不大于0.25ms。
本发明智能变电站过程层装置开关回路驱动控制装置的技术方案如下：包括用于通过网络芯片收发过程层网络的控制命令的处理器，所述处理器通过总线与用于驱动控制相应开关回路的FPGA连接，所述处理器中设有用于对应存储立即执行命令和延时执行命令的控制缓存区BufC和缓存队列FifoD，且处理器用于按照设定的轮询周期对FifoD和当前的开出情况进行检测，来选择是否更新控制缓存BufC报文帧中的时标信息及控制位，并发送给FPGA；所述FPGA根据收到的控制命令对相应的回路进行驱动控制。
所述处理器中设有定时触发的I/O控制模块，触发周期即为处理器的轮询周期；所述FifoD缓存队列和BufC缓存区均设于I/O控制模块中，其中FifoD中设有用于存储延时执行命令的开关时间、开断命令及相应的回路索引。
本发明的智能变电站过程层装置开关回路驱动控制方法及装置在相对简单的FPGA的硬件控制逻辑下，通过CPU控制系统设计控制命令更新机制，用以在其收到保护或测控装置发出的动作命令后，使系统能够根据动作命令的不同要求，要么在尽量短的时间内立即驱动开关回路，要么在一定时间后按指定时刻延时驱动开关回路，同时满足开关回路动作时刻的快速响应及精确延时的技术要求。
在0.25ms的I/O控制模块的轮询周期及100MHz的恒温晶振计时基准下，立即开出命令的测试结果表明，从装置收到命令到由FPGA驱动开出的系统响应时间，一般情况下小于0.25ms，在同时收到延时开出命令的和立即开出命令的极端条件下，有时会接近1ms，但均满足前述国家电网对智能终端的检测技术要求；延时开出命令的测试表明，FPGA的开出时刻与指定时刻相比，偏差小于1us，同样符合预期的设计目标。
附图说明
图1为本发明过程层装置结构图；
图2为报文的帧格式示意图；
图3为本发明报文更新及发送的工作流程图；
图4a为收到立即执行命令时的响应过程示意图；
图4b为收到延时执行命令时的响应过程示意图；
图4c为收到同时收到两种类型命令时的响应过程示意图。
具体实施方式
下面结合附图及具体的实施例对本发明进行进一步介绍。
如图1所示为本发明智能变电站过程层装置实施例的结构图，由图可知，包括网络芯片、处理器、FPGA和I/O回路。本实施例的处理器采用CPU，CPU将收到的开出回路相关的控制命令以图2所示的报文帧格式发送至FPGA，再由FPGA根据报文头中的开出时标和报文内容的各个命令字节中的位控信息，来驱动相应的回路动作。
图1中I/O回路的所有控制回路按顺序进行编号，并与命令字节中的位置信息对应。假定保护控制合继电器开出回路被编号为第m条控制回路（从0开始编号），则其对应的报文内容中的位置信息为第m＞＞3个命令字节中的第(m＞＞3)&0x07位，如图2的报文格式，其最多可控制(N+1)×8条开关回路，其中保护合控制继电器开出回路将接收立即执行命令，选相合控制继电器开出回路将接收延时执行命令。
本发明智能变电站过程层装置开关回路驱动控制方法包括如下步骤：
（1）处理器将接收到的过程层网络的控制命令，并按照控制命令的类型把立即执行命令和延时执行命令分别放入控制缓存区BufC和缓存队列FifoD里；
（2）处理器按照设定的轮询周期对缓存区进行检测，在轮询周期到时，根据条件，选择是将FifoD中符合设定条件的数据按先后顺序取出一个来更新BufC的相应控制位及时标信息后再发送给FPGA，还是将BufC的内容直接发送给FPGA；
（3）FPGA根据收到的BufC的内容来解析出控制命令，并对相应的回路进行驱动控制。
本实施例在处理器（即CPU）中设有一个定时触发的I/O控制模块，触发周期即为处理器的轮询周期；该模块将收到的控制命令，按图2的格式封装成驱动控制报文，并实时发送到FPGA来驱动相应的开出回路；同时实时读取由I/O控制板发送的一次设备的各种位置或告警信息组成的开入报文，以转成相应的GOOSE信号发布至过程层网络。
驱动控制报文内容中字节的每一位都对应一路开关回路，其中，位值为“0”，驱动对应回路进行关断退出；位值为“1”，驱动对应回路进行闭合投入；报文头中含有一个开关时标，时标为0，则由FPGA立即响应进行开关；时标非0，则由FPGA按时标的指定时间精确进行开关。
在I/O控制模块中，按图2的报文格式设计一个缓存区，即存储最终控制命令的控制缓存BufC。同时，针对延时执行命令，还设有一个FIFO（先进先出）结构的缓存队列FifoD，队列中的每个元素均可存储一个相应的开出位置索引、控制命令（关断或闭合）及其准确的延时开出时标。
本发明还提供了一种开关回路的驱动控制装置，包括用于通过网络芯片收发过程层网络的控制命令的处理器，处理器通过总线与用于驱动控制相应开关回路的FPGA连接；处理器中设有用于存储对应立即执行命令和延时执行命令的控制缓存BufC和缓存队列FifoD，且处理器用于按照设定的轮询周期对FifoD和当前的开出情况进行检测，来选择是否更新控制缓存BufC报文帧中的时标信息及控制位，并发送给FPGA，还是将BufC的内容直接发送给FPGA，；FPGA根据收到的控制命令对相应的回路进行驱动控制。
对于FPGA，主要利用其丰富的I/O扩展能力，逻辑相对简单。若其收到的驱动控制报文中，报文头的开出时标为0，则立即按报文内容驱动控制对应的各个回路；若时标非0，则等待其晶振计数与时标一致时，再按报文内容驱动相应的回路。CPU与FPGA共用一个晶振作为计时基准，对于延时执行命令，FPGA的真正开关时刻与指定时刻的偏差在1us以内。
当过程层装置收到立即执行命令时，将控制缓存BufC中的相应命令字节的位值置为“1”（对应回路投入）或清“0”（对应回路退出），报文头的开出时标填为0，但不处理报文时标，并在CPU的轮询周期到时，由I/O模块发送到FPGA。
当过程层装置收到延时执行命令时，以FPGA的晶振计数为时间基准，计算出准确的开出时标，并将其与相应的开出位置及命令状态作为一个结点数据填入延时缓存队列FifoD中。
CPU根据控制命令的类型进行分区存放时，将立即执行命令直接放入控制缓存BufC中，但不对报文时标进行任何处理；将延时执行命令先放入缓存队列FifoD中，待I/O控制模块的轮询周期到后，再在特定时刻取出一个加上正确的时标信息来更新BufC的时标和相应控制位；对于上面两种情况，只要BufC有更新时，就在尽量短的时间内将其发送给FPGA。
本实施例的处理过程如图3所示，当I/O控制模块触发时，对驱动控制报文进行更新及发送：首先检测FifoD中是否有数据，若有数据且目前并无已发给FPGA同时尚未由FPGA驱动控制的报文，即延时数据正在更新标志UpdatingD尚未置位，则对最先放入该队列的结点元素进行判断，如果该结点的开出时标距当前时刻在控制模块的两个定时触发周期2TT内，则从队列中取出该结点，并按记录的开关位置，将控制命令填入控制缓存BufC的相应位，同时将开出时标填入其报文头中，再将其内容发送到FPGA，以等待开出时标时刻到来时，精确的实现对开关回路的驱动延时控制。在发送数据的同时，置位延时数据正在更新标志UpdatingD，并在此后每次I/O控制模块触发时，当检测到当前时标已经超过了本次开出的延时数据时标时，清除该标志，并将当前处理的延时命令从FifoD中移除，同时将BufC报文头中的开出时标清0。然后再对FifoD进行一次检测，若有数据，则重复一次以上过程。
若FifoD无数据，则直接将BufC以现有内容发送至FPGA，此时，其报文时标为0，以便实现对立即执行命令的响应或者维持正常的通讯链路状态。
如图4a所示，一般情况下，立即执行命令均能在收到该命令后（即当前时刻）的下一次轮询周期内发送给FPGA。
如图4b所示，假定延时执行命令的指定发送时刻距当前时刻的时间差TDistane，如果TDistane小于一个I/O控制模块的轮询周期，则由于轮询机制的原因，在收到延时执行命令后的下一个轮询周期，有可能已过了指定的发送时刻。因此，应规定TDistane不得小于一个轮询周期。在此前提下，所有的延时执行命令都将被按指定时刻精确发送。一般来说，在电力系统中，如图1所示的选相合闸，指定的延时发送时刻都在几个毫秒以上，本实施例设定的轮询周期不大于0.25ms，完全可以满足这种需要。
如图4c所示，若装置同时收到立即执行命令和延时执行命令，此时立即执行命令的发送会被适当滞后，图中滞后时间接近3TT，在TT＝0.25ms时，其滞后时间小于0.75ms，仍小于1ms，考虑一定裕度，允许的最长滞后时间为4TT，即最长1ms的滞后时间，这种情况仍满足过程层装置开关回路的驱动要求。

Claims (9)

1.一种智能变电站过程层装置开关回路驱动控制方法，其特征在于，包括如下步骤：
（1）处理器将接收到的过程层网络的控制命令，并按照控制命令的类型把立即执行命令和延时执行命令分别放入一个控制缓存BufC和一个FIFO（先进先出）结构的缓存队列FifoD中；
（2）处理器按照设定的轮询周期对FifoD和当前的开出情况进行检测，来选择是否更新控制缓存BufC报文帧中的时标信息及控制位，并发送给FPGA；
（3）FPGA根据收到的BufC的内容来解析出控制命令，并对相应的回路进行驱动控制。
2.根据权利要求1所述的智能变电站过程层装置开关回路驱动控制方法，其特征在于：处理器将收到的控制命令以报文的形式发送给FPGA，其报文内容中字节的每一位都对应一路开关回路；报文头中含有一个开关时标，时标为0，则由FPGA立即响应进行开关；时标非0，则由FPGA按时标的指定时间精确进行开关。
3.根据权利要求2所述的智能变电站过程层装置开关回路驱动控制方法，其特征在于：在每个轮询周期内，不管报文内容是否更新，处理器均发送给FPGA：更新时，发送更新后的报文；未更新时，仍发送原报文，以维持正常的通讯链路状态。
4.根据权利要求1所述的智能变电站过程层装置开关回路驱动控制方法，其特征在于：处理器中设有定时触发的I/O控制模块，触发周期即为处理器的轮询周期；所述控制缓存BufC和缓存队列FifoD均设于I/O控制模块中，FifoD中设有用于存储延时执行命令的开关时间、开断命令及相应的回路索引。
5.根据权利要求4所述的智能变电站过程层装置开关回路驱动控制方法，其特征在于：处理器根据控制命令的类型进行分区存放时，将立即执行命令直接放入控制缓存BufC中；将延时执行命令先放入FifoD中，待轮询周期到后，再根据条件，选择是将FifoD中符合设定条件的数据按先后顺序取出一个来更新BufC的相应控制位及时标信息后再发送给FPGA，还是将BufC的内容直接发送给FPGA。
6.根据权利要求1所述的智能变电站过程层装置开关回路驱动控制方法，其特征在于：处理器与FPGA共用一个晶振作为计时基准，对于延时执行命令，FPGA的真正开关时刻与指定时刻的偏差在1us以内。
7.根据权利要求1所述的智能变电站过程层装置开关回路驱动控制方法，其特征在于：设定的轮询周期不大于0.25ms。
8.一种智能变电站过程层装置开关回路驱动控制装置，其特征在于：包括用于通过网络芯片收发过程层网络的控制命令的处理器，所述处理器通过总线与用于驱动控制相应开关回路的FPGA连接，所述处理器中设有用于对应存储立即执行命令和延时执行命令的控制缓存区BufC和缓存队列FifoD，且处理器用于按照设定的轮询周期对FifoD和当前的开出情况进行检测，来选择是否更新控制缓存BufC报文帧中的时标信息及控制位，并发送给FPGA；所述FPGA根据收到的控制命令对相应的回路进行驱动控制。
9.根据权利要求8所述的智能变电站过程层装置开关回路驱动控制装置，其特征在于：所述处理器中设有定时触发的I/O控制模块，触发周期即为处理器的轮询周期；所述FifoD缓存队列和BufC缓存区均设于I/O控制模块中，其中FifoD中设有用于存储延时执行命令的开关时间、开断命令及相应的回路索引。
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