CN1036689C

CN1036689C - 压缩维特比译码器

Info

Publication number: CN1036689C
Application number: CN93111806A
Authority: CN
Inventors: 郑辉; 程隆信; 周骏
Original assignee: HUAYI ELECTRONIC SCIENCE AND TECHNOLOGY DEVEL CENTRE CHENGDU
Current assignee: HUAYI ELECTRONIC SCIENCE AND TECHNOLOGY DEVEL CENTRE CHENGDU
Priority date: 1993-05-10
Filing date: 1993-05-10
Publication date: 1997-12-10
Anticipated expiration: 2013-05-10
Also published as: CN1088370A

Abstract

本发明涉及数字通信中的一种维特比译码器设计技术，它通过对现有的译码器增加一个状态量度选择器和压缩状态量度排列产生器，并在译码器外增加一个全0序列检测器，从而实现了只对传输数据中有错误的数据段进行纠错译码运算，无错数据段让其直接通过。由于信道错误率通常少于10^-2，所以大大提高了译码器的纠错效率。

Description

压缩维特比译码器

本发明涉及数字通信中的一种纠错编译码器设计技术。

卷积码维特比(Viterbi)译码器是数字通信中的制式设备，具有很强的纠错能力，对改善通信质量有较大的作用。现有的维特比译码器及其专用片，基本特征是逐位实时运算。这就使译码器的运算速率必须大于或等于所要传输的数据速度。参考资料见“Viterbi Decoding and its applications”IEICE Technology report Vol.87 IT88-74 P.9-16。另一方面，由于维特比译码器是一种纠错设备，而在实际应用中，信道错误率通常少于10-2。因此，在大多数时间内，译码器并没有进行纠错运算，故译码纠错效率较低。

鉴于以上原因，本发明是有针对性地设计一种数据压缩维特比译码器，它只对传输数据中有错误的数据段进行纠错译码运算，无错数据段让其直接通过。从而可以使译码器在高于器件允许的工作速度的数据传输系统中工作。

本发明是通过以下具体技术措施实现上述目的的：(1)在压缩维特比译码器的输入端并接一个序列变换器和一个全零序列检测器，将数据中正确部分变换为0序列并检测送入译码器的数据是否为全0序列。若检测到全0序列，则不让输入数据进入压缩维特比译码器。(2)压缩维特比译码器内的状态量度存贮器的输出通过一组二选一的选择器，在全0控制信号的控制下有选择地送入相加、比较、选择器(ACS)，而不是直接反馈到ACS中。(3)压缩维特比译码器中设有一个压缩状态量度排列产生器。当全0序列检测器检测到非全0序列时，就将压缩状态排列产生器中的量度值，经过选择器送至ACS的输入端。(4)选择器由全0序列检测器的输出信号控制。

实现上述技术措施的过程是：

(1)将接收的数据序列进行变换，使数据无错序列段变为全0序列段，有错序列段变为非全0序列段。设接收数据序列为

[R]＝[I] [G]+[E] (1)其中[I]为编码前的信息序列，[G]为编码生成矩阵，[E]为信道噪声。+为模2加。下同

又设[G-1]为编码恢复生成矩阵，且有

[G] [G-1]＝1，而[G-1][G]≠1，则首先从接收数据序列可恢复出编码前的信息[I]的估值[I*]，即

[I*]＝[R] [G-1]＝[I] [G] [G-1]+[E][G-1]＝[I]+[E] [G-1] (2)然后对[I*]进行与发端相同规则的再编码，再与原接收数据序列[R]模二相加，则得

[C*]＝[I*] [G]+[R]

＝[I] [G]+[E] [G-1] [G]+[I] [G]+[E]

＝[E] [G-1] [G]+[E]

＝[E*] [G]+[E] (3)其中[E*]＝[E] [G-1]可以看成是恢复后的错误序列由(3)式可见，当且仅当[E]≠0时，[C*]才为非全0序列段。若[E]＝0，则[C*]＝0，即为无错全0序列段。

(2)经上述变换之后，对[C*]进行全0检测，若为0序列段，则不送入压缩维特比译码器，若为非全0序列段，则将[C*]送入压缩维特比译码器，进行纠错译码运算。在每个非全0序列段开始时，控制信号将译码器的状态量度按全0序列段排列式排列，从而使译码过程连续进行。

(3)合成：将压缩维特比译码器输出[E] [G-1]与恢复信息[I*]模二相加。

[I′]＝[I*]+[E] [G-1]

＝[I]+[E] [G-1]+[E] [G-1]

＝[I]实现纠错译码的目的。

本发明的一种实现方案就是，压缩维特比译码器采用约束长度K＝7的卷积码，其编码生成式为171，133(八进制)。共有64个状态Si，i＝0，1，2，…，63。其压缩维特比译码器内有与编码器相应的64个状态量度存贮器，用于存贮运算时Si状态的压编状态量度值，压缩状态量度排列产生器仅在有错(非全0)序列运算开始时刻，经选择器将压缩状态量度值选送到ACS电路，以取代状态量度存贮器中的值。有错序列运算开始后，选择器就一直选用状态量度存贮器中的值送入ACS输入端。这样就圆满地实现了本发明的目的。本发明的压缩维特比译码器有1/2、3/4两种码率，在BER为10-6时，其编码增益分别为5dB和3.9dB。

它可适用于BPSK、QPSK及其它调制方式。在同样性能、同样工艺条件下，与规模相近的一般维特比译码器专用集成电路相比，其运算速度要高出4位。

下面结合附图对本发明作进一步说明。

附图1是一个K＝3的1/2卷积码编码器及其相应的编码恢复电路、再编码器、全0序列检测器和压缩维特比译码器的原理框图，它表明压缩维特比译码器的地位。图中输入数据I是待编码信息，经过编码器D编码后变为[C]＝[C1，C2]＝[I][G][G]＝[g1，g2]，接收数据[R]＝[C]+[E]，其中[E]为信道噪声，[R]经过编码恢复电路后变为I*，再对[I*]进行与发端相同规则的编码，并与[R]相加，从而得到(3)式，即[C*]＝[C1*C2*]＝[E*] [G]+[E]，完成变换。

用全0序列检测器对[C*]＝[C1*，C2*]进行检测，若接收数据没有错误，则[C*]就为全0序列段，检测器给出全0指示信号，压缩维特比译码器就关闭输入，此时译码器输出为0序列，不对I*进行纠错。一旦[R]中有错误，则[C*]不为全0序列段。压缩维特比译码器打开输入，对[C*]进行纠错运算。由于信道误码率一般少于10-2，所以[C*]为全0序列的概率较大。压缩维特比译码器有较多的时间完成较少的错误段数据的运算。故可提高运算速度。压缩维特比译码输出对经过缓冲了的[I*]进行纠错。

附图2是压缩维特比译码器的结构框图。它与现有的各种维特比译码器的主要区别是增加了一个压缩状态量度排列产生器。其主要目的是保证压缩维特比译码器在每次对错序列段进行纠错运算之前的那一时刻，状态量度计算必须从压缩状态量度值开始，以确保运算的连续性。

附图3是压缩维特比译码器的一般原理图，它表示K＝3，码率为1/2卷积码的状态转移过程。当译码器输入为全0序列时，译码运算总是从状态So到状态So，并旦译码器中各状态量度值为一个确定排列，如图3中的T5-T9时刻，各状态量度值均为S0＝0，S1＝2，S2＝3，S3＝3。一旦译码器输入出现非全0序列段，如图3中的T2和T9时刻，则状态转移过程就偏离S0状态，而走向S1状态。压缩维特比译码器检测电路检测出非全0序列段开始时刻，就将译码器各状态的量度值选为压缩状态量度排列产生器中的值(即全0序列段所确定各状态量度值)。而自T3和T10开始，选择器重新选择Si状态量度存贮器的值进行译码运算。从而在非全0序列段译码运算时不影响译码效果，以达到提高译码速度的目的。

Claims

1.一种压缩维特比译码器，是由分支量度计算器、同步电路、相加-比较-选择器、状态量度存储器、路径存储器、输出缓冲器、状态量度选择器和压缩状态量度排列产生器构成，其特征在于分支量度计算器和状态量度选择器的输出分别接到相加-比较-选择器输入端，相加-比较-选择器输出与状态量度存储器和路径存储器输入连接，状态量度存储器和压缩状态量度排列产生器的输出分别与状态量度选择器的输入端相连接，状态量度选择器控制端与外部全0序列检测器的输出端相连，路径存储器输出端接到输出缓冲器的输入端，状态量度存储器的另一组输出接到同步电路输入端，同步电路的输出接至分支量度计算器的输入端，压缩状态量度排列产生器的值是按全0序列段所确定的各状态量度值设计的，其相加-比较-选择器以复用方式工作。

2.根据权利要求1所述的压缩维特比译码器，其特征在于，当译码器输入为全0序列即接收数据没有错误时，译码器中的各状态量度值为一确定的排列，译码器就关闭输入，不进行纠错运算，一旦接收数据有错即译码器输入出现非全0序列段，则压缩维特比译码器各状态量度值就采用压缩状态量度排列产生器中由全0序列段所确定的各状态量度值进行纠错运算。