CN103636134A - 接收电路及接收机 - Google Patents

Abstract

VGA(3、5)使用规定的增益，将基带的接收信号放大。HPF(4、6)在放大后的接收信号中，阻断低于第1截止频率(f_{c_norm})的频带的接收信号。ADC(7)将HPF(4、6)的输出信号进行AD变换而输出数字的接收信号。AGC控制单元(9)输出与VGA(3、5)中的规定的增益对应的增益码(D_VGA)。VGA增益校正单元(10)将VGA(3、5)的增益进行规定量调整。

Description

接收电路及接收机

技术领域

本发明涉及接收在无线通信中发送的信号的接收电路及接收机。

背景技术

直接变换方式的接收机，与超外差方式的接收机相比，可实现接收机的小型化、接收机的轻量化，而且降低接收机的消耗功率。由此，蜂窝接收机与IEEE(Institute of Electrical and Electronics Engineers；电气和电子工程师学会)802.11a／b／g的各通信标准对应的接收机同样，在处理毫米波的高频信号的接收机中也使用直接变换方式的优点大。

在直接变换方式的接收机中，在将高频的接收信号下变频为基带的接收信号的情况下，在接收机的电路结构中发生特有的DC偏移。对此，例如专利文献1所示的直接变换方式的接收机，可变增益放大器和A／D变换器之间的信号路径中插入高通滤波器，通过构成高通滤波器的电容器除去DC偏移。但是，在信号路径中插入高通滤波器时，接收机中的AGC(Automatic Gain Control；自动增益控制)的收敛时间加长。

现有技术文献

专利文献

专利文献1：本国特开平10-247953号公报

发明内容

发明要解决的问题

本发明人研究了用于降低DC偏移的接收电路及接收机。但是，在以往的接收电路及接收机中使用高频信号(例如毫米波)时，难以得到充分降低DC偏移的接收电路及接收机。

本发明鉴于上述以往的情况而完成，目的在于提供校正与根据AGC期间内的HPF的截止频率的设定而发生的VGA的增益下降量对应的增益，防止AGC期间及信号接收期间中接收信号的差错率的上升的接收电路及接收机。

解决问题的方案

本发明是上述接收电路，包括：混频器，将高频的接收信号变频而输出基带的接收信号；至少一个VGA，使用规定的增益，放大所述基带的接收信号；至少一个HPF，在所述放大后的所述接收信号中，阻断低于第1截止频率的频带的接收信号；ADC，将所述HPF的输出信号进行AD变换而输出数字的接收信号；处理器，将所述ADC的输出信号进行解调；AGC控制单元，在AGC期间内，输出与对所述VGA设定的所述规定的增益对应的增益码；以及VGA增益校正单元，对所述规定的增益进行规定量校正，所述AGC控制单元在所述AGC期间的开始时，将所述HPF的截止频率设定为比所述第1截止频率高的第2截止频率，在所述AGC期间的结束前，将所述HPF的截止频率设定为所述1截止频率，所述VGA增益校正单元在所述HPF的截止频率被设定为所述第2截止频率后，将所述增益的校正量设定为第1校正量，在所述HPF的截止频率被设定为所述第1截止频率后，将所述增益的校正量设定为比所述第1校正量小的第2校正量。

此外，本发明是上述接收机，包括：上述接收电路；接收所述高频的接收信号的接收天线；以及生成规定的频带的本地信号并输出到所述混频器的本地信号生成器。

发明的效果

根据本发明，校正与根据AGC期间内的HPF的截止频率的设定而发生的VGA的增益下降量对应的增益，能够防止AGC期间及信号接收期间中接收信号的差错率的上升。

附图说明

图1是在AGC期间中VGA的增益减少的具体例子的说明图。

图2是在AGC的粗调整期间及AGC的微调整期间中VGA的增益减少的具体例子的说明图。

图3是表示第1实施方式的接收电路及接收机的电路结构的方框图。

图4是说明第1实施方式的接收电路的AGC期间中的动作的流程图。

图5是用于说明第1实施方式的接收电路及接收机的效果的说明图。

图6是表示第1实施方式的变形例1的接收电路及接收机的电路结构的方框图。

图7是表示查阅表的一例的结构图。

图8是表示第1实施方式的变形例2的接收电路及接收机的电路结构的方框图。

图9是说明第2实施方式的接收电路的AGC期间中的动作的流程图。

图10是用于说明第2实施方式的接收电路及接收机的效果的说明图。

图11是表示第3实施方式的接收电路及接收机的电路结构的方框图。

图12是说明第3实施方式的接收电路的AGC期间中的动作的流程图。

图13是用于说明第3实施方式的接收电路及接收机的效果的说明图。

图14是表示第3实施方式的变形例的接收电路及接收机的电路结构的方框图。

图15是说明第4实施方式的接收电路的AGC期间中的动作的流程图。

图16是用于说明第4实施方式的接收电路及接收机的效果的说明图。

图17是以往的直接变换方式的接收机的基带电路的结构图。

图18是表示VGA的小信号等效电路和HPF的电路结构图。

图19是用于说明在增大截止频率f_c的情况下VGA的增益减少G_diff的说明图。

标号说明

1LNA

2混频器

3、3b、3c、5、5b、5c VGA

4、6HPF

7ADC

8DSP

9、9c AGC控制单元

10VGA增益校正单元

11加法器

12、12d VGA增益控制单元

13DAC

14VGA电流控制单元

20本地信号生成器

100、100a、100b、100c、100d接收电路

1000、1000a、1000b、1000c、1000d接收机

具体实施方式

(获得各实施方式的内容的经过)

对于专利文献1中所示的接收机，例如公开了下述参考专利文献1中所示的接收机的基带电路。参照图17说明参考专利文献1的接收机的基带电路。图17是以往的直接变换方式的接收机的基带电路的结构图。

(参考专利文献1)日本国专利第3622728号公报

在图17所示的接收机的基带电路中，通过低通滤波器301、VGA(VariableGain Amplifier；可变增益放大器)302、高通滤波器305、VGA303、高通滤波器306、VGA304及高通滤波器307输出下变频为基带的接收信号。

增益分配电路101根据增益控制信号的变化量，改变接收机的基带电路整体的增益，将整体的增益分别分配给VGA302、VGA303及VGA304。控制电路102根据增益控制信号的变化量，使高通滤波器305、高通滤波器306及高通滤波器307的各截止频率变化。例如，在AGC中增益控制信号的变化量大于规定值时，控制电路102将各高通滤波器的截止频率切换为比规定的截止频率高的截止频率。由此，接收机的基带电路能够降低AGC的收敛时间。

(作为各实施方式的内容前提的课题)

例如，在处理宽频带且高频的信号的毫米波的通信中，前置码期间例如短至1.2微秒左右，用于AGC的时间为600纳秒左右，所以需要使AGC的收敛时间变短。已知为了使AGC的收敛时间在600纳秒左右，需要使高通滤波器(以下称为‘HPF’)的截止频率为数百MHz。

在使用了可变电阻(电阻值R)和电容器(静电容量C)的HPF的结构中(参照图18)，截止频率f_c由式(1)表示，可变电阻的电阻值R有可能小至数kΩ。图18是表示VGA的小信号等效电路和HPF的电路结构图。

$f_c=\frac{1}{2\mathrm{\πRC}}---\left(1\right)$

在使用了电压源和输出阻抗(输出电阻)R_out的VGA的小信号等效电路中(参照图18)，串联连接了VGA和HPF的HPF的输出电压V_{out_hpf}由式(2)表示。在式(2)中，参数R_out表示VGA的输出阻抗，参数ω表示角频率，参数V_out表示在VGA的输出端子上无连接元件的VGA的输出电压。

$\begin{array}{c}{V}_{\mathrm{out}\_\mathrm{hpf}}=\frac{R}{R_{\mathrm{out}}+\frac{1}{\mathrm{j\ωC}}+R}\·V_{\mathrm{out}}\\ =\frac{R+R_{\mathrm{out}}}{(R+R_{\mathrm{out}})+\frac{1}{\mathrm{j\ωC}}}\·\frac{R}{R+R_{\mathrm{out}}}\·V_{\mathrm{out}}\end{array}---\left(2\right)$

在式(2)中，HPF的电阻值(即，可变电阻的电阻值R)越小，HPF的输出电压V_{out_hpf}越下降。即，HPF的截止频率f_c越大，HPF的输出电压V_{out_hpf}越下降。此外，随着截止频率f_c增大，低频的信号的除去量也增加。

因此，在上述专利文献1或2的接收机的结构中处理毫米波的高频信号时，为了降低AGC的收敛时间而在AGC期间增大了HPF的截止频率f_c的情况下VGA的增益(增益)下降。

参照图19具体地进行说明。图19是用于说明在增大了截止频率fc的情况下VGA的增益减少G_diff的说明图。

图19的左侧的标度表示信号接收期间的、VGA的控制变量即数字增益码(以下称为‘增益码’)D_VGA和对应于增益码D_VGA的增益G_VGA之间的对应关系。截止频率f_c是规定的第1截止频率f_{c_norm}。

图19的右侧的标度表示AGC期间内的、增益码D_VGA和对应于增益码D_VGA的增益G_VGA之间的对应关系。截止频率f_c是比第1截止频率f_{c_norm}高的第2截止频率f_{c_wide}。再有，在以下的说明中，第1截止频率f_c是AGC中所设定的通常值。

在第1截止频率f_{c_norm}中，VGA的增益G_VGA成为与输入的增益码D_VGA的数字值对应的增益G_VGA(D_VGA)。例如，在增益码D_VGA=30被输入到VGA的情况下，在VGA中，被设定对应于增益码D_VGA=30的增益G(30)。

可是，第2截止频率f_{c_wide}中，VGA的增益G_VGA成为从与输入的增益码D_VGA的数字值对应的增益G_VGA(D_VGA)中减少了规定的增益误差G_diff的增益(G_VGA(D_VGA)-G_diff)。由于增益误差G_diff，AGC中的增益调整的精度劣化，难以缩短AGC的收敛时间。

(在增大截止频率f_c的情况下VGA的增益减少G_diff的理由)

接着，在说明本发明的接收电路及接收机的各实施方式之前，参照图1及图2更具体地说明在增大截止频率f_c的情况下VGA的增益减少G_diff的事实。

图1是在AGC期间内，VGA的增益减少的具体例子的说明图。因将截止频率f_c从第1截止频率f_{c_norm}设定为第2截止频率f_{c_wide}，VGA的增益减少。

图2是在AGC的粗调整期间及AGC的微调整期间、VGA的增益减少的具体例子的说明图。因将截止频率f_c从第1截止频率f_{c_norm}设定为第2截止频率f_{c_wide}，VGA的增益减少。因此，在AGC的微调整期间，VGA的增益的收敛迟缓。

在以下的说明中，假设第2截止频率f_{c_wide}高于第1截止频率f_{c_norm}。

在图1及图2的说明中，在前置码期间中的AGC期间、及前置码期间后的信号接收期间中的VGA的最佳增益假设为G(13)。

图1的左侧的标度对应于AGC期间。截止频率f_c被设定为第2截止频率f_{c_wide}，表示增益码D_VGA和与增益码D_VGA对应的增益G_VGA之间的对应关系。

图1的右侧的标度对应于信号接收期间。截止频率f_c被设定为第1截止频率f_{c_norm}，表示增益码D_VGA和与增益码D_VGA对应的增益G_VGA之间的对应关系。

在图1中，由于在前置码期间中的AGC期间HPF的截止频率f_c从第1截止频率f_{c_norm}设定为第2截止频率f_{c_wide}，所以VGA的增益G_VGA整体地减少G_diff。即，式(3)成立。

由于减少了G_diff，所以确定AGC期间内的VGA的最佳增益的增益码D_VGA与期望的最佳增益G(13)不同，被判定为D_VGA=20。在以下的说明中，参数G_diff表示增益的下降量。

在式(3)中，参数G_VGA表示在AGC期间将HPF的截止频率f_c从第1截止频率f_{c_norm}被设定为第2截止频率f_{c_wide}的情况下的VGA的增益。

G_VGA=G(D_VGA)-G_diff               (3)

接着，在前置码期间后的信号接收期间，将HPF的截止频率fc从第2截止频率f_{c_wide}设定为第1截止频率f_{c_norm}。

这里，信号接收期间的VGA的增益使用与在AGC期间判定的增益码(D_VGA=20)对应的增益G(20)，所以相对期望的VGA的最佳增益G(13)，发生G_diff(=G(20)-G(13))的增益误差。由于该增益误差，信号接收期间中接收信号的差错率上升。

接着，在图2中，说明在前置码期间内将AGC期间区分为粗调整期间和微调整期间的情况。

首先，在AGC的粗调整期间HPF的截止频率f_c从第1截止频率f_{c_norm}被设定为第2截止频率f_{c_wide}的情况下，与图1同样，VGA的增益G_VGA整体地减少G_diff。

因减少G_diff，作为AGC的粗调整期间的结果，确定AGC的粗调整期间中的VGA的最佳增益的增益码D_VGA与期望的最佳增益G(13)不同，被判定为收敛在D_VGA=18～24的范围内。

再有，在AGC的粗调整中，增益码D_VGA的收敛范围设为每6码来说明，在AGC的微调整中增益码D_VGA的收敛范围设为每1码来说明。

接着，在前置码期间中的AGC的微调整期间HPF的截止频率f_c从第2截止频率f_{c_wide}设定为第1截止频率f_{c_norm}。

这里，AGC的微调整期间的VGA的增益使用与在AGC的粗调整期间判定的增益码(D_VGA=18～24)的中点(D_VGA=21)对应的增益G(21)，所以在AGC的微调整中，从增益码D_VGA的中点(D_VGA=21)微调整相当±3码。

但是，在AGC的微调整期间，作为AGC的粗调整期间的结果，相对于实际的VGA的最佳增益G(13)发生了增益误差G_diff(=G(20)-G(13))，所以AGC的微调整幅度(在图2的例子中为±3码)增加相当增益误差G_diff。

由此，AGC的收敛时间整体地加长，在信号接收期间中信号的电平调整上需要时间。

(各实施方式的内容的说明)

以下，参照附图说明本发明的接收电路及接收机的各实施方式。在以下的说明中，为了简单地进行说明，前置码期间中的AGC期间、以及前置码期间后的信号接收期间的接收电路及接收机的各VGA的最佳增益例如设为G(13)。

再有，增益G(13)也可以是AGC期间及信号接收期间的接收电路及接收机的各VGA的各最佳增益的相加值。

(第1实施方式)

图3是表示第1实施方式的接收电路100及接收机1000的电路结构的方框图。图3所示的接收机1000包括接收天线Ant、本地信号生成器20及接收电路100的结构。图3所示的接收电路100包括LNA(Low Noise Amplifier；低噪声放大器)1、混频器2、VGA3、HPF4、VGA5、HPF6、ADC(Analog DigitalConverter；模数变换器)7、DSP8(Digital Signal Processor；数字信号处理器)、AGC控制单元9、VGA增益校正单元10以及加法器11。

接收天线Ant例如接收毫米波的高频的信号，并输出到LNA2。此外，接收天线Ant也可以使用天线元件构成。

本地信号生成器20生成用于混频器2中的下变频的本地信号并供给混频器2。

LNA1将从接收天线Ant输出的接收信号放大并输出到混频器2。

混频器2使用从LNA1输出的高频的接收信号和从本地信号生成器20供给的本地信号进行下变频(变频)，生成基带的接收信号。混频器2将基带的接收信号输出到VGA3。

VGA3基于从加法器11输出的增益码D_VGA__comp设定VGA3的增益，使用设定的增益，将从混频器2输出的接收信号的电平放大或衰减。VGA3将放大或衰减了电平的接收信号输出到HPF4。

HPF4基于从AGC控制单元9输出的截止频率码f_cc设定HPF4的截止频率f_c，输入从VGA3输出的接收信号。HPF4基于从AGC控制单元9输出的截止频率码f_cc设定截止频率f_c，在输入的接收信号中，阻断低于所设定的截止频率f_c的频带的接收信号。HPF4使所设定的截止频率f_c以上的频带的接收信号通过而被输出到VGA5。

VGA5基于从加法器11输出的增益码D_{VGA_comp}。设定VGA5的增益，使用设定的增益，将从HPF4输出的接收信号的电平放大或衰减。VGA5将放大或衰减了电平的接收信号输出到HPF6。

HPF6基于从AGC控制单元9输出的截止频率码f_cc设定HPF6的截止频率f_c，输入从VGA5输出的接收信号。HPF6基于从AGC控制单元9输出的截止频率码f_cc设定截止频率f_c，在输入的接收信号中，阻断低于所设定的截止频率f_c的频带的接收信号。HPF6使所设定的截止频率f_c以上的频带的接收信号通过而被输出到ADC7。

ADC7将从HPF6输出的接收信号作为输入，将输入的模拟的接收信号进行AD变换，生成数字的接收信号。ADC7将通过AD变换生成的数字的接收信号输出到DSP8。

DSP8将从ADC7输出的接收信号作为输入，将输入的接收信号根据规定的解调方式进行数字信号处理而解调。输入到DSP8的接收信号电平的数字值被分别输出到接收机1000的后级及AGC控制单元9。再有，也可以取代DSP8，使用CPU(Central Processing Unit；中央处理器)的其他的处理器构成DSP8。

AGC控制单元9将确定前置码期间中的AGC期间、及前置码期间后的信号接收期间的VGA3、5的各最佳增益的增益码D_VGA输出到加法器11。

在以下的各实施方式中，假设AGC期间及信号接收期间中的、最佳接收电平在AGC控制单元9的动作中预先已知。

在AGC期间的增益调整中，AGC控制单元9将从DSP8输出的接收信号电平的数字值和由ADC7的动态范围确定的最佳接收信号电平进行比较。AGC控制单元9基于比较结果，决定用于确定与ADC7的动态范围匹配的增益的增益码D_VGA。

AGC控制单元9将截止频率码f_cc分别输出到HPF4、6，设定HPF4、6的各截止频率f_c。具体地说，在AGC期间的开始时，AGC控制单元9将HPF4、6的各截止频率f_c设定为比第1截止频率f_{c_norm}高的第2截止频率f_{c_wide}。在AGC期间的结束前，AGC控制单元9将HPF4、6的各截止频率f_c设定为第1截止频率f_{c_norm}。

AGC控制单元9将HPF4、6的各截止频率f_c设定为第2截止频率f_{c_wide}后，将使VGA3、5的各增益增加规定量的校正指示输出到VGA增益校正单元10。

VGA增益校正单元10对VGA3、5的增益校正规定量。VGA增益校正单元10将从AGC控制单元9输出的校正指示作为输入，基于输入的校正指示，对确定VGA3、5的各增益的校正量的增益校正码D_coef进行计算。

VGA增益校正单元10将算出的增益校正码D_coef输出到加法器11。在校正指示中，包含从AGC控制单元9输出的截止频率码f_cc。

VGA增益校正单元10在HPF4、6的各截止频率f_c被设定为第2截止频率f_{c_wide}后将VGA3、5的各增益的校正量设定为第1校正量。第1校正量是与根据后述的计算方法算出的增益校正码D_wide对应的增益(D_wide×G_step)。

VGA增益校正单元10在HPF4、6的各截止频率f_c被设定为第1截止频率f_{c_norm}后将VGA3、5的各增益的调整量设定为第2校正量。第2校正量例如是与增益校正码0(零)对应的零增益。

具体地说明VGA增益校正单元10的增益校正码D_coef的计算方法。在以下的各实施方式中，增益校正码D_coef是D_wide或0(零)的其中一个(参照式(4))。

$D_{\mathrm{coef}}=\left\{\begin{array}{c}{D}_{\mathrm{wide}}\\ 0\end{array}\right\}---\left(4\right)$

D_wide是确定与起因于HPF4、6的各截止频率f_c从第1截止频率f_{c_norm}设定到第2截止频率f_{c_wide}而发生的相等于VGA3、5的各增益的增益下降量G_diff的增益的增益校正码。因此，对应于D_wide的增益和对应于零的零增益之差，等于起因于HPF4、6的各截止频率f_c设定到第2截止频率f_{c_wide}而发生的VGA3、5的各增益的增益下降量G_diff。

VGA增益校正单元10根据式(5)计算增益校正码D_wide。round(G_diff／G_step)是表示对G_diff／G_step的小数点第1位进行四舍五入的运算符。G_step表示使增益码D_VGA发生1码变化的情况下的接收机1000的VGA3、5的各增益的变化量的平均值，由式(6)表示。

$D_{\mathrm{wide}}=\mathrm{round}\left(\frac{G_{\mathrm{diff}}}{G_{\mathrm{step}}}\right)---\left(5\right)$

$G_{\mathrm{step}}=\frac{G\left(D_{\max }\right)-G\left(D_{\min }\right)}{D_{\max }-D_{\min }}\left[\mathrm{dB}\right]---\left(6\right)$

在式(6)中，D_max表示增益码的最大值，D_min表示增益码的最小值，G(D_max)表示增益码的最大值中的VGA3、VGA5的各增益的相加值，G(D_min)表示增益码的最小值中的VGA3、VGA5的各增益的相加值。

再有，在以下的各实施方式中，假设增益下降量G_diff基于模拟或实测，预先测定而已知。

加法器11对VGA3、5的增益进行规定量校正。加法器11将从AGC控制单元9输出的增益码D_VGA和从VGA增益校正单元10输出的增益校正码D_coef作为输入并相加。将增益码D_VGA和增益校正码D_coef的相加值表示为D_{VGA_comp}。加法器11将增益码的相加值D_{VGA_comp}输出到VGA3及VGA5。

接着，参照图4说明接收电路100的AGC期间中的动作。图4是说明第1实施方式的接收电路100的AGC期间中的动作的流程图。

在图4中，AGC开始时，AGC控制单元9将确定VGA3、5的已知的各最佳增益的增益码D_VGA输出到加法器11。

AGC控制单元.9将HPF4、6的各截止频率码f_cc设定为第2截止频率码f_{cc_wide}。即，AGC控制单元9将HPF4、6的各截止频率f_c设定为第2截止频率f_{c_wide}(s11)。第2截止频率码f_{cc_wide}是对应于第2截止频率_{fc_wide}的码。

AGC控制单元9将HPF4、6的各截止频率f_c设定为第2截止频率f_{c_wide}后，将使VGA3、5的各增益增加规定量的校正指示输出到VGA增益校正单元10。

VGA增益校正单元10基于从AGC控制单元9输出的校正指示，计算用于确定VGA3、5的各增益的校正量的增益校正码D_coef。即，VGA增益校正单元10在HPF4、6的各截止频率f_c被设定为第2截止频率f_{c_wide}后，计算用于确定VGA3、5的各增益的校正量(第1校正量)的增益校正码D_wide，并设定为D_coef=D_wide(S12)。VGA增益校正单元10将设定后的增益校正码D_coef输出到加法器11。

增益校正码D_coef被设定为D_wide后，通过AGC控制单元9、VGA增益校正单元10及加法器11，调整VGA3、5的各增益(S13)。以下表示VGA3、5的各增益的调整。

例如，加法器11将从AGC控制单元9输出的增益码D_VGA和从VGA增益校正单元10输出的增益校正码D_coef作为输入并相加。加法器11将增益码D_{VGA_comp}分别输出到VGA3、5。

通过基于从加法器11输出的增益码D_{VGA_comp}被校正了增益的VGA3、5，输入到DSP8的接收信号电平的数字值，在AGC控制单元9中，比较是否与最佳接收信号电平相等或大致相等。

反复进行由AGC控制单元9、VGA增益校正单元10及加法器11进行的VGA3、5的各增益的调整，直至接收信号电平的数字值和最佳接收信号电平相等或大致相等。

即，在AGC期间中HPF4、6的各截止频率f_c被设定为第2截止频率f_{c_wide}的情况下，基于从加法器11输出的增益码D_{VGA_comp}校正VGA3、5的各增益。由此，VGA3、5的各增益增加(D_wide×G_step)，为G(13)-G_diff+(D_wide×G_step)，等于或大致等于最佳增益G(13)(参照图5)。

在判定为接收信号电平的数字值和最佳接收信号电平相等或大致相等的情况下，AGC控制单元9判定为VGA3、5的各增益的调整结束。

AGC期间中的VGA3、5的各增益的调整结束时，AGC控制单元9将结束VGA3、5的增益的规定量增加的校正的意旨的校正结束指示输出到VGA增益校正单元10。

VGA增益校正单元10设定为D_coef=0(零)，作为确定VGA3、5的各增益的校正量(第2校正量)的增益校正码(S14)。VGA增益校正单元10将设定后的增益校正码D_coef输出到加法器11。

AGC控制单元9将HPF4、6的各截止频率码f_c设定为第1截止频率码f_{cc_norm}。即，AGC控制单元9将HPF4、6的各截止频率f_c设定为第1截止频率f_{c_norm}(S15)。第1截止频率码f_{cc_norm}是对应于第1截止频率f_{c_norm}的码。由此，接收电路100的AGC期间中的动作结束。

通过以上，根据第1实施方式的接收电路100及接收机1000，能够防止在起因于AGC中HFP4、6的各截止频率f_c从第1截止频率f_{c_norm}被设定到第2截止频率f_{c_wide}而发生的VGA3、5的增益下降量G_diff的AGC期间及信号接收期间中伴随增益下降的接收信号的差错率的上升。

图5是用于说明第1实施方式的接收电路100及接收机1000的效果的说明图。

图5的左侧的标度对应于图4的S11，表示在AGC期间中，截止频率f_c一直设定为第2截止频率f_{c_wide}、增益校正码D_coef为0(零)的情况下的、增益码D_VGA和VGA3、5的各增益G_VGA之间的对应关系。

图5的中央的标度对应于图4的S12，表示在AGC期间内，截止频率f_c设定为第2截止频率f_{c_wide}，而且增益校正码D_coef设定为D_wide的情况下的增益码D_VGA和VGA3、5的各增益G_VGA之间的对应关系。

图5的右侧的标度表示在AGC期间结束后的信号接收期间截止频率f_c被设定为第1截止频率f_{c_norm}的情况下的、增益码D_VGA和VGA3、5的各增益G_VGA之间的对应关系。

此外，在HPF4、6中，各截止频率f_c一直为第2截止频率f_{c_wide}且增益校正码D_coef=0(零)(图4的S11)，VGA3、5的各增益减少增益下降量G_diff。

因此，接收电路100在AGC期间中，将HPF4、6的各截止频率f_c设定为第2截止频率f_{c_wide}后，在VGA增益校正单元10中，将增益校正码D_coef设定为D_wide，作为第1校正量(图4的S12)。

由此，在AGC期间中，VGA3、5的各增益整体地增加相当于对应增益调整码D_coef(=D_wide)的增益(D_wide×G_step)，与期望的最佳增益G(13)相等或大致相等的增益G(13)-G_diff+(D_wide×G_step)被设定给VGA3、5。

因此，在信号接收期间中，即使截止频率f_c返回到第1截止频率f_{c_norm}，最佳增益G(13)也可以被设定给VGA3、5。

因此，接收电路100及接收机1000，通过AGC期间，能够将最佳增益设定给VGA，所以能够防止信号接收期间中差错率的上升。

(第1实施方式的变形例1)

图6是表示第1实施方式的变形例1的接收电路100a及接收机1000a的电路结构的方框图。在第1实施方式的变形例1中，接收电路100a及接收机1000a是还包括校正VGA增益的VGA增益控制单元12的结构。通过对与第1实施方式相同的结构要素使用相同的标号，从而省略说明。

VGA增益控制单元12输入从加法器11输出的增益码D_VGA和增益调整码D_coef的相加值D_{VGA_comp}。VGA增益控制单元12基于输入的相加值D_{VGA_comp}，将相同的或不同的增益码分别输出到VGA3、5。

具体地说，VGA增益控制单元12参照图7所示的LUT(查阅表)，基于输入的相加值D_{VGA_comp}，将相同的或不同的增益码(D_VGA1，D_VGA2)分别输出到VGA3、5。图7是表示查阅表的一例的结构图。查阅表可以存储在图6中未图示的存储器单元(例如RAM：Random Access Menory；随机存取存储器)中，也可以在VGA增益控制单元12的动作中预先规定查阅表的内容。

在查阅表中，规定有输入到VGA增益控制单元12中的增益码的相加值D_{VGA_comp}、输入到VGA3中的增益码D_VGA1、和输入到VGA5中的增益码D_VGA2。例如，在输入到VGA增益控制单元12中的增益码的相加值D_{VGA_comp}为‘3’的情况下，增益码D_VGA1‘2’被输出到VGA3，增益码D_VGA1‘1’被输出到VGA5。

VGA3a基于从VGA增益控制单元12输出的增益码D_VGA1校正VGA3a的增益，使用校正后的增益，将从混频器2输出的接收信号的电平放大或衰减。GA3a将放大或衰减了电平的接收信号输出到HPF4。

VGA5a基于从VGA增益控制单元12输出的增益码D_VGA2校正VGA5a的增益，使用校正后的增益，将从混频器2输出的接收信号的电平放大或衰减。VGA5a将放大或衰减了电平的接收信号输出到HPF6。

通过以上，在第1实施方式的变形例1的接收电路100a及接收机1000a中，也能够获得与第1实施方式的接收电路100及接收机1000同样的效果。

(第1实施方式的变形例2)

图8是表示第1实施方式的变形例2的接收电路100b及接收机1000b的电路结构的方框图。在第1实施方式的变形例2中，接收电路100b及接收机1000b是还包括校正VGA增益的DAC(Digital Analog Converter；数模变换器)13的结构。通过对与第1实施方式相同的结构要素使用相同的标号，从而省略说明。

DAC13将从加法器11输出的增益码D_VGA和增益校正码D_coef的相加值D_{VGA_comp}作为输入。DAC13将输入的数字的相加值D_{VGA_comp}进行DA变换，生成相同的或不同的模拟的VGA增益控制电压A_VGA1、A_VGA2。在生成不同的VGA增益控制电压的情况下，DAC13例如根据DAC13的动作中预先规定的比率，生成VGA增益控制电压A_VGA1、A_VGA2。比率例如是对VGA3的VGA控制电压∶对VGA5的VGA控制电压=3∶2。

VGA3b基于从DAC13输出的VGA增益控制电压A_VGA1校正VGA3b的增益，使用校正后的增益，将从混频器2输出的接收信号的电平放大或衰减。VGA3b将放大或衰减了电平的接收信号输出到HPF4。

VGA5b基于从DAC13输出的VGA增益控制电压A_VGA2校正VGA5b的增益，使用校正后的增益，将从混频器2输出的接收信号的电平放大或衰减。VGA5b将放大或衰减了电平的接收信号输出到HPF6。

通过以上，在第1实施方式的变形例2的接收电路100b及接收机1000b中，也能够获得与第1实施方式的接收电路100及接收机1000同样的效果。

(第2实施方式)

第2实施方式的接收电路及接收机与第1实施方式的接收电路100及接收机1000是同样的结构，所以省略表示电路结构的方框图的图示，使用同样的参考标号来说明。通过对与第1实施方式相同的结构要素使用相同的标号，省略说明。

在第2实施方式中，将AGC期间内的增益调整设为粗调整及微调整的两阶段。在粗调整中HPF4、6的各截止频率f_c被设定为第2截止频率f_{c_wide}，在微调整中HPF4、6的各截止频率f_c被设定为第1截止频率f_{c_norm}。

参照图9说明第2实施方式的接收电路100的AGC期间中的动作。图9是说明第2实施方式的接收电路100的AGC期间中的动作的流程图。在本实施方式中，AGC期间包含粗调整期间和微调整期间。

在图9中，开始AGC的粗调整时，AGC控制单元9将确定VGA3、5的已知的各最佳增益的增益码D_VGA输出到加法器11。

AGC控制单元9将HPF4、6的各截止频率码f_cc设定为第2截止频率码f_{cc_wide}。即，AGC控制单元9将HPF4、6的各截止频率f_c设定为第2截止频率f_{c_wide}(S21)。

在将HPF4、6的各截止频率f_c设定为第2截止频率f_{c_wide}后，AGC控制单元9将使VGA3、5的各增益增加规定量的粗校正指示输出到VGA增益校正单元10。

VGA增益校正单元10基于从AGC控制单元9输出的粗调整指示，对确定VGA3、5的各增益的校正量的增益校正码D_coef进行计算。即，VGA增益校正单元10在HPF4、6的各截止频率f_c被设定为第2截止频率f_{c_wide}后，对确定VGA3、5的各增益的校正(第1校正量)的增益校正码D_wide进行计算，设定为D_coef=D_wide(S22)。VGA增益校正单元10将设定后的增益校正码D_coef输出到加法器11。

在增益校正码D_coef被设定为D_wide后，通过AGC控制单元9、VGA增益校正单元10及加法器11，对VGA3、5的各增益进行粗调整(S23)。以下表示VGA3、5的各增益的粗调整。

再有，通过上述，在AGC的粗调整中增益码D_VGA的收敛范围设为每6码。因此，作为AGC的粗调整的结果，在图10所示的粗调整期间所收敛的增益码D_VGA例如被判定为(6+D_wide)～(12+D_wide)或(12+D_wide)～(18+D_wide)。

例如，加法器11将从AGC控制单元9输出的增益码D_VGA和从VGA增益校正单元10输出的增益校正码D_coef作为输入并相加。加法器11将增益码D_{VGA_comp}分别输出到VGA3、5。

通过基于从加法器11输出的增益码D_{VGA_c}o_mp被校正了增益的VGA3、5，DSP8输出接收信号电平的数字值。AGC控制单元9比较接收信号电平的数字值和最佳接收信号电平是否相等或大致相等。

反复进行由AGC控制单元9、VGA增益校正单元10及加法器11进行的VGA3、5的各增益的粗调整，直至接收信号电平的数字值和最佳接收信号电平相等或大致相等。

即，在AGC的粗调整期间中HPF4、6的各截止频率f_c被设定为第2截止频率f_{c_wide}的情况下，基于从加法器11输出的增益码D_{VGA_comp}校正VGA3、5的各增益。由此，VGA3、5的各增益增加(D_wide×G_step)，作为AGC的粗调整的结果，增益码为(12+D_wide)～(18+D_wide)，即，在增益为{G(12)-G_diff+(D_wide×G_step)}～{G(18)-G_diff+(D_wide×G_step)}时，判定为相等或大致等于最佳增益G(13)(参照图10)。

在判定为接收信号电平的数字值和最佳接收信号电平相等或大致相等的情况下，AGC控制单元9判定为VGA3、5的各增益的粗调整结束。即，AGC控制单元9将确定VGA3、5的各增益的增益码D_VGA的收敛范围判定为(12+D_wide)～(18+D_wide)，作为AGC的粗调整的结果。

AGC中的VGA3、5的各增益的粗调整结束时，AGC控制单元9将结束VGA3、5的增益的规定量增加的校正的意旨的粗调整结束指示输出到VGA增益校正单元10。

VGA增益校正单元10设定为D_coef=0(零)，作为确定VGA3、5的各增益的校正量(第2校正量)的增益校正码(S24)。VGA增益校正单元10将设定后的增益校正码D_coef输出到加法器11。

AGC控制单元9将HPF4、6的各截止频率码f_c设定为第1截止频率码f_{c_norm}。即，AGC控制单元9将HPF4、6的各截止频率f_c设定为第1截止频率f_{c_norm}(S25)。

在HPF4、6的各截止频率f_c被设定为第1截止频率f_{c_norm}后，通过AGC控制单元9，对VGA3、5的各增益进行微调整(S26)。以下表示VGA3、5的各增益的微调整。

再有，通过上述，在AGC的微调整中，增益码D_VGA的收敛范围设为每1码。因此，作为AGC的微调整的结果，图10所示的微调整期间内收敛的增益码D_VGA例如被判定为(12+D_wide)或(13+D_wide)。

例如，AGC控制单元9将确定AGC的微调整的开始时的VGA3、5的增益的增益码，判定为在作为AGC的粗调整的结果判定的增益码((12+D_wide)～(18+D_wide))中增益校正码D_coef=(0(零))的情况下的中点(D_VGA=15)。

AGC控制单元9将判定后的增益码D_VGA分别输出到VGA3、5。在AGC控制单元9中，比较通过基于从AGC控制单元9输出的增益码D_VGA被校正了增益的VGA3、5、并通过DSP8输出的接收信号电平的数字值，是否与最佳接收信号电平相等。

反复进行AGC控制单元9的VGA3、5的各增益的微调整，直至接收信号电平的数字值和最佳接收信号电平相等。

即，在AGC的微调整期间HPF4、6的各截止频率f_c被设定为第1截止频率f_{c_norm}的情况下，基于从AGC控制单元9输出的增益码D_VGA校正VGA3、5的各增益。由此，作为AGC的微调整的结果，VGA3、5的各增益为G(13)而等于最佳增益G(13)(参照图10)。

在判定为接收信号电平的数字值和最佳接收信号电平相等的情况下，AGC控制单元9判定为VGA3、5的各增益的微调整结束。即，作为AGC的微调整的结果，AGC控制单元9将确定VGA3、5的各增益的增益码D_VGA判定为D_VGA=13。由此，接收电路100的AGC期间中的动作结束。

通过以上，根据第2实施方式的接收电路100及接收机1000，除了第1实施方式的接收电路100及接收机1000的效果，由于通过粗调整及微调整的两阶段进行AGC，所以还能够高精度地实现。

图10是用于说明第2实施方式的接收电路100及接收机1000的效果的说明图。图10的最左侧的标度对应于AGC期间的粗调整期间中的增益校正前。该标度表示截止频率f_c一直被设定为第2截止频率f_{c_wide}、且增益调整码D_coef为0(零)的增益码D_VGA和VGA3、5的各增益G_VGA之间的对应关系。

图10的中央左侧的标度对应于AGC期间的粗调整期间中的增益校正后。该标度表示截止频率f_c被设定为第2截止频率f_{c_wide}、增益调整码D_coef被设定为D_wide的情况下的、增益码D_VGA和VGA3、5的各增益GVGA之间的对应关系。

图10的中央右侧的标度对应于AGC期间的微调整期间。该标度表示截止频率f_c被设定为第1截止频率f_{c_norm}、增益调整码D_coef被设定为0(零)的情况下的、增益码D vGA和VGA3、5的各增益GVGA之间的对应关系。

图10的最右侧的标度对应于信号接收期间。该标度表示截止频率f_c被设定为第1截止频率f_{c_norm}的情况下的、增益码D_VGA和VGA3、5的各增益G_VGA之间的对应关系。

HPF4、6的各截止频率f_c为第2截止频率f_{c_wide}且分别被设定为增益校正码D_coef=0(零)的情况下，VGA3、5的各增益减少增益下降量G_diff。

接收电路100在AGC的粗调整期间将HPF4、6的各截止频率f_c设定为第2截止频率f_{c_wide}后，在VGA增益校正单元10中将增益校正码D_coef设定为D_wide。

由此，在AGC的粗调整期间中，VGA3、5的各增益被校正，整体地增加对应于增益校正码D_coef(=D_wide)的增益(D_wide×G_step)。因此，作为AGC的粗调整的结果，判定为增益码D_VGA为(12+D_wide)～(18+D_wide)情况下的VGA3、5的各增益G_VGA({G(12)-G_diff+(D_wide×G_step)}～{G(18)-G_diff+(D_wide×G_step)})相等或大致等于VGA3、5的各最佳增益G(13)。

接收电路100在AGC的微调整期间中将HPF4、6的截止频率f_c设定为第1截止频率f_{c_norm}后，在VGA增益校正单元10中将增益校正码D_coef设定为0(零)。

由此，在AGC的微调整期间，以作为AGC的粗调整的结果判定的增益码((12+D_wide)～(18+D_wide))中、增益校正码D_coef=(0(零))的情况下的中点(D_VGA=15)为起点，对与VGA3及5的各最佳增益G(13)之差即G(15)-G(13)进行微调整。在AGC的微调整后，VGA3及5的各最佳增益G(13)被分别设定给VGA3、5。此外，在信号接收期间中，最佳增益G(13)也被设定给VGA3、5。

因此，在微调整中，接收电路100及接收机1000通过基于粗调整的结果进行增益校正，微调整期间的距期望的最佳增益的误差变小，能够缩短微调整期间，而且，在信号接收期间中，也被设定为AGC期间中最佳增益，所以能够防止差错率的上升。

(第3实施方式)

图11是表示第3实施方式的接收电路100c及接收机1000c的电路结构的方框图。在第3实施方式中，接收电路100c及接收机1000c与图3的接收电路100及接收机1000相比，是取代VGA增益校正单元10及加法器11而包括对VGA增益进行校正的VGA电流控制单元14的结构。

即，图11所示的接收机1000c包括接收天线Ant、本地信号生成器20及接收电路100c的结构。图11所示的接收电路100c包括LNA1、混频器2、VGA3c、HPF4、VGA5c、HPF6、ADC7、DSP8、AGC控制单元9c以及VGA电流控制单元14。通过对与第1实施方式相同的结构要素使用相同的标号，从而省略说明。

AGC控制单元9c将确定前置码期间中的AGC期间、及前置码期间后的信号接收期间中的VGA3、5的各最佳增益的增益码D_VGA分别输出到VGA3、5。

在AGC的增益调整期间中，AGC控制单元9c基于从DSP8输出的接收信号电平的数字值，将接收信号电平的数字值和上述最佳接收信号电平进行比较。AGC控制单元9c基于比较结果，决定用于确定与ADC7的动态范围匹配的增益的增益码D_VGA。

AGC控制单元9c将截止频率码f_cc分别输出到HPF4、6，设定HPF4、6的各截止频率f_c。具体地说，在AGC的开始时，AGC控制单元9c将HPF4、6的各截止频率f_c设定为第2截止频率f_{c_wide}。在AGC结束时，AGC控制单元9c将HPF4、6的各截止频率f_c设定为第1截止频率f_{c_norm}。

AGC控制单元9c在将HPF4、6的各截止频率f_c设定为第2截止频率f_{c_wide}后，将使VGA3、5的各增益增加规定量的校正指示输出到VGA电流控制单元14。

AGC控制单元9c在将HPF4、6的各截止频率f_c设定为第1截止频率f_{c_norm}后，将结束VGA3、5的各增益的增加规定量的校正的意旨的校正结束指示输出到VGA电流控制单元14。

校正VGA增益的VGA电流控制单元14对VGA3、5的增益进行规定量校正。VGA电流控制单元14将从AGC控制单元9c输出的校正指示作为输入，基于输入的校正指示，将用于使VGA3、5的各增益增加规定量的第2偏置电流I_{ctrl1_high}、I_{ctrl2_high}分别供给到VGA3、5。

VGA电流控制单元14在HPF4、6的截止频率f_c被设定为第2截止频率f_{c_wide}后，将确定VGA3、5的各增益的校正量的偏置电流I_ctrl1、I_ctrl2设定为比第1偏置电流I_{ctrl1_norm}、I_{ctrl2_norm}大的第2偏置电流I_{ctrl1_high}、I_{ctrl2_high}。

VGA电流控制单元14在HPF4、6的截止频率f_c被设定为第1截止频率f_{c_norm}后，将确定VGA3、5的各增益的校正量的偏置电流I_ctrl1、I_ctrl2设定为第1偏置电流I_{ctrl1_norm}、I_{ctrl2_norm}。

下面具体说明VGA电流控制单元14的偏置电流I_ctrl1、I_ctrl2的计算方法。在以下的各实施方式中，偏置电流I_ctrl1、I_ctrl2是I_{ctrl1_norm}、I_{ctrl2_norm}或I_{ctrl1_high}、I_{ctrl2_high}的其中一个(参照式(7)及式(8))。

$I_{\mathrm{ctrl}1}=\left\{\begin{array}{c}{I}_{\mathrm{ctrl}1\_\mathrm{norm}}\\ I_{\mathrm{ctrl}1\_\mathrm{high}}\end{array}\right\}---\left(7\right)$

$I_{\mathrm{ctrl}2}=\left\{\begin{array}{c}{I}_{\mathrm{ctrl}2\_\mathrm{norm}}\\ I_{\mathrm{ctrl}2\_\mathrm{high}}\end{array}\right\}---\left(8\right)$

第2偏置电流I_{ctrl1_high}、I_{ctrl2_high}是用于增加与起因于HPF4、6的各截止频率f_c设定到第2截止频率f_{c_wide}而发生的VGA3、5的各增益的增益下降量G_diff相等或大致相等的增益的偏置电流。因此，在HPF4、6的各截止频率f_c被设定为第2截止频率f_{c_wide}的情况下，VGA电流控制单元14将偏置电流I_ctrl1、I_ctrl2设定为第2偏置电流I_{ctrl1_high}、I_{ctrl2_high}。

由此，VGA电流控制单元14能够实现在VGA3、5中，增加与起因于设定到HPF4、6的第2截止频率f_{c_wide}而发生的VGA3、5的各增益的增益下降量G_diff相等或大致相等的增益G_IUP(参照图13)。VGA电流控制单元14根据式(9)计算第1偏置电流I_{ctrl1_high}、I_{ctrl2_high}。

$\begin{array}{c}{I}_{\mathrm{ctrl}1\_\mathrm{high}}=I_{\mathrm{ctrl}1\_\mathrm{norm}}\·{10}^{\frac{G_{\mathrm{diff}}}{10}}\\ I_{\mathrm{ctrl}2\_\mathrm{high}}=I_{\mathrm{ctrl}2\_\mathrm{norm}}\·{10}^{\frac{G_{\mathrm{diff}}}{10}}\end{array}---\left(9\right)$

VGA3c基于从AGC控制单元9c输出的增益码D_VGA及从VGA电流控制单元14输出的偏置电流I_ctrl1校正VGA3c的增益，使用校正后的增益，将从混频器2输出的接收信号的电平放大或衰减。VGA3c将放大或衰减了电平的接收信号输出到HPF4。

VGA5c基于从AGC控制单元9c输出的增益码D_VGA及从VGA电流控制单元14输出的偏置电流I_ctrl2校正VGA5c的增益，使用校正后的增益，将从混频器2输出的接收信号的电平放大或衰减。VGA5c将放大或衰减了电平的接收信号输出到HPF6。

参照图12说明第3实施方式的接收电路100c的AGC期间中的动作。图12是说明第3实施方式的接收电路100c的AGC期间中的动作的流程图。

在图12中，开始AGC时，AGC控制单元9c将与VGA3、5的已知的各最佳增益对应的增益码D_VGA分别输出到VGA3、5。

AGC控制单元9c将HPF4、6的各截止频率码f_cc设定为第2截止频率码f_{c_wide}。即，AGC控制单元9c将HPF4、6的各截止频率f_c设定为第2截止频率f_{c_wide}(S31)。

AGC控制单元9c在将HPF4、6的截止频率f_c设定为第2截止频率f_{c_wide}后，将使VGA3、5的各增益增加规定量的校正指示输出到VGA电流控制单元14。

VGA电流控制单元14基于从AGC控制单元9c输出的校正指示，将确定VGA3、5的各增益的校正量的偏置电流I_ctrl1、I_ctrl2设定为第2偏置电流I_{ctrl1_high}、I_{ctrl2_high}(S32)。VGA电流控制单元14将设定后的第2偏置电流I_{ctrl1_highl}、I_{ctrl2_high}供给到VGA3、5。

在偏置电流I_ctrl1、I_ctrl2被设定为第2偏置电流I_{ctrl1_high}、I_{ctrl2_high}后，通过AGC控制单元9c及VGA电流控制单元，调整VGA3、5的各增益(S33)。以下表示VGA3、5的各增益的调整。

VGA3、5将从AGC控制单元9输出的增益码D_VGA作为输入，并将从VGA电流控制单元14供给的第2偏置电流I_{ctrl1_high}、I_{ctrl2_high}作为输入。VGA3、5基于输入的增益码D_VGA及第2偏置电流I_{ctrl1_high}、I_{ctrl2_high}，校正各VGA3、5的各增益。在AGC控制单元9c中，比较通过被校正了增益的VGA3、5而由DSP8输出的接收信号电平的数字值是否与最佳接收信号电平相等或大致相等。

反复进行AGC控制单元9c及VGA电流控制单元14的VGA3、5的各增益的调整，直至接收信号电平的数字值和最佳接收信号电平相等或大致相等。

因此，在AGC期间中HPF4、6的各截止频率f_c被设定为第2截止频率f_{c_wide}的情况下，基于从VGA电流控制单元14供给的第2偏置电流I_{ctrl1_high}、I_{ctrl2_high}校正VGA3、5的各增益。由此，VGA3、5的各增益增加G_IUP，成为G(13)-G_diff+G_IUP，相等或大致等于最佳增益G(13)(参照图13)。

AGC控制单元9c在判定为接收信号电平的数字值和最佳接收信号电平相等或大致相等的情况下，判定为VGA3、5的各增益的调整结束。

AGC中的VGA3、5的各增益的调整结束时，AGC控制单元9c将结束VGA3、5的增益的增加规定量的校正的意旨的校正结束指示输出到VGA电流控制单元14。

VGA电流控制单元14基于从AGC控制单元9c输出的校正结束指示，将确定VGA3、5的各增益的校正量的偏置电流I_ctrl1、I_ctrl2设定为第2偏置电流I_{ctrl1_norm}、I_{ctrl2_norm}(S34)。VGA电流控制单元14将设定后的第2偏置电流I_{ctrl1_norm}、I_{ctrl2_norm}供给到VGA3、5。

AGC控制单元9c将HPF4、6的各截止频率码f_cc设定为第1截止频率码f_{c_norm}。即，AGC控制单元9c将HPF4、6的各截止频率f_c设定为第1截止频率f_{c_norm}(S35)。由此，接收电路100c的AGC期间中的动作结束。

通过以上，根据第3实施方式的接收电路100c及接收机1000c，能够防止在起因于AGC中HFP4、6的各截止频率f_c从第1截止频率f_{c_norm}被设定到第2截止频率f_{c_wide}而发生的VGA3、5的增益下降量G_diff的AGC期间及信号接收期间中伴随增益下降的接收信号的差错率的上升。

图13是用于说明第3实施方式的接收电路100c及接收机1000c的效果的说明图。图13的左侧的标度表示AGC期间的增益校正前的增益码D_VGA和VGA3、5的各增益G_VGA之间的对应关系。截止频率f_c被设定为第2截止频率f_{c_wide}，以及偏置电流I_ctrl1、I_ctrl2被设定为第1偏置电流I_{ctrl1_norm}、I_{ctrl2_norm}。

图13的中央的标度表示AGC期间的增益校正后的增益码D_VGA和VGA3、5的各增益G_VGA之间的对应关系。截止频率f_c被设定为第2截止频率f_{c_wide}，以及偏置电流I_ctrl1、I_ctrl2被设定为第2偏置电流I_{ctrl1_high}、I_{ctrl2_high}。

图13的右侧的标度表示信号接收期间的增益码D_VGA和VGA3、5的各增益GVGA之间的对应关系。截止频率f_c被设定为第1截止频率f_{c_norm}。

HPF4、6的各截止频率f_c一直为第2截止频率f_{c_wide}且偏置电流I_ctrl1、I_ctrl2分别被设定为第1偏置电流I_{ctrl1_norm}、I_{ctrl2_norm}，VGA3、5的各增益减少增益下降量G_diff。

因此，在AGC期间中，接收电路100c在将HPF4、6的各截止频率f_c设定为第2截止频率f_{c_wied}后，在VGA电流控制单元14中将偏置电流I_ctrl1、I_ctrl2设定为根据式(9)算出的第2偏置电流I_{ctrl1_high}、I_{ctrl2_high}。

由此，在AGC期间中，VGA3、5的各增益被校正与从VGA电流控制单元14供给的偏置电流I_ctrl1、I_ctrl2对应的增益G_IUP，所以整体地增加，与期望的最佳增益G(13)相等或大致相等的增益G(13)-G_diff+G_IUP分别被设定给VGA3、5。

因此，在信号接收期间中，即使截止频率f_c返回到第1截止频率f_{c_norm}，期望的最佳增益G(13)也能够设定给VGA3、5。

因此，接收电路100c及接收机1000c能够在AGC期间内将最佳增益设定给VGA，所以能够防止信号接收期间中接收信号的差错率的上升。

此外，在接收电路100c及接收机1000c中，将图8所示的DAC13设置在AGC控制单元9c和VGA3、5之间，将由DAC13的DA变换生成的模拟控制电压A_VGA1、A_VGA2供给到各VGA3、5，从而也可以调整VGA3、5的增益。

(第3实施方式的变形例)

图14是表示第3实施方式的变形例的接收电路100d及接收机1000d的电路结构的方框图。在第3实施方式的变形例中，接收电路100d及接收机1000d是还包括对VGA增益进行校正的VGA增益控制单元12d的结构。通过对与第3实施方式相同的结构要素使用相同的标号，从而省略说明。

VGA增益控制单元12d将从AGC控制单元9c输出的增益码D_VGA作为输入，并基于输入的增益码D_VGA，将相同的或不同的增益码分别输出到VGA3、5。

具体地说，VGA增益控制单元12d参照图7所示的LUT(查阅表)，并基于输入的增益码D_VGA，将相同的或不同的增益码(D_VGA1，D_VGA2)分别输出到VGA3、5。这里省略LUT的说明。

VGA3d基于从VGA增益控制单元12d输出的增益码D_VGA1及从VGA电流控制单元14供给的偏置电流I_ctrl，校正VGA3d的增益，使用校正后的增益，将从混频器2输出的接收信号的电平放大或衰减。VGA3d将放大或衰减了电平的接收信号输出到HPF4。

VGA5d基于从VGA增益控制单元12d输出的增益码D_VGA2及从VGA电流控制单元14供给的偏置电流I_ctr2，校正VGA5d的增益，使用校正后的增益，将从混频器2输出的接收信号的电平放大或衰减。VGA5d将放大或衰减了电平的接收信号输出到HPF6。

通过以上，在第3实施方式的变形例的接收电路100d及接收机1000d中，也能够得到与第3实施方式的接收电路100c及接收机1000c同样的效果。

(第4实施方式)

第4实施方式的接收电路及接收机与第3实施方式的接收电路100c及接收机1000c是同样的，所以省略表示电路结构的方框图的图示，使用同样的参考标号来说明。通过对与第3实施方式相同的结构要素使用相同的标号，从而省略说明。

在第4实施方式中，将AGC中的增益调整设为粗调整及微调整的两阶段。在粗调整中HPF4、6的各截止频率f_c被设定为第2截止频率f_{c_wide}，在微调整中HPF4、6的各截止频率f_c被设定为第1截止频率f_{c_norm}。

参照图15说明第4实施方式的接收电路100c的AGC期间中的动作。图15是说明第4实施方式的接收电路100c的AGC期间中的动作的流程图。在本实施方式中，AGC期间包括粗调整期间和微调整期间。

图15中，开始AGC的粗调整时，AGC控制单元9c将确定VGA3、5的已知的各最佳增益的增益码D_VGA分别输出到VGA3、5。

AGC控制单元9c将HPF4、6的各截止频率码f_cc设定为第2截止频率码f_{cc_wide}。即，AGC控制单元9c将HPF4、6的各截止频率f_c设定为第2截止频率f_{c_wide}(S41)。

AGC控制单元9c在将HPF4、6的各截止频率f_c设定为第2截止频率f_{c_wide}。后，将使VGA3、5的各增益增加规定量的粗调整指示输出到VGA电流控制单元14。

VGA电流控制单元14基于从AGC控制单元9输出的粗调整指示，将确定VGA3、5的各增益的校正量的偏置电流I_ctrl、I_ctrl2设定为根据式(9)算出的第2偏置电流I_{ctrl1_high}、I_{ctrl2_high}(S42)。VGA电流控制单元14将设定后的第2偏置电流I_{ctrl1_high}、I_{ctrl2_high}供给到VGA3、5。

偏置电流I_ctrl1、I_ctrl2被设定为第2偏置电流I_{ctrl1_high}、I_{ctrl2_high}后，通过AGC控制单元9c及VGA电流控制单元14，对VGA3、5的各增益进行粗调整(S43)。以下表示VGA3、5的各增益的粗调整。

再有，通过上述，在AGC的粗调整期间，增益码D_VGA的收敛范围设为每6码。因此，作为AGC的粗调整的结果，图16所示的粗调整期间内收敛的增益码D_VGA例如被判定为6～12或12～18。

VGA3、5将从AGC控制单元9输出的增益码D_VGA和从VGA电流控制单元14供给的第2偏置电流I_{ctrl1_high}、I_{ctrl2_high}作为输入。VGA3、5基于输入的增益码D_VGA及根据式(9)算出的第2偏置电流I_{ctrl1_high}、I_{ctrl2_high}，校正各VGA3、5的各增益。在AGC控制单元9c中，比较通过被校正了增益的VGA3、5的、由DSP8输出接收信号电平的数字值是否与期望的最佳接收信号电平相等或大致相等。

反复进行由AGC控制单元9c及VGA电流控制单元14进行的VGA3、5的各增益的粗调整，直至接收信号电平的数字值和最佳接收信号电平相等或大致相等。

即，在AGC的粗调整期间中HPF4、6的各截止频率f_c被设定为第2截止频率f_{c_wide}的情况下，基于从AGC控制单元9c输出的增益码D_VGA及从VGA电流控制单元14供给的第2偏置电流I_{ctrl1_high}、I_{ctrl2_high}校正VGA3、5的各增益。

由此，VGA3、5的各增益增加G_IUP，作为AGC的粗调整的结果，在增益码为12～18，即，增益为{G(12)-G_diff+G_IUP)～{G(18)-G_diff+G_IUP)时，被判定为相等或大致等于最佳增益G(13)(参照图16)。

AGC控制单元9c在判定为接收信号电平的数字值和最佳接收信号电平相等或大致相等的情况下，判定为VGA3、5的各增益的粗调整结束。即，作为AGC的粗调整的结果，AGC控制单元9c将确定VGA3、5的各增益的增益码D_VGA的收敛范围判定为12～18。

AGC中的VGA3、5的各增益的粗调整结束时，AGC控制单元9c将结束VGA3、5的增益的增加规定量的校正的意旨的粗调整结束指示输出到VGA电流控制单元14。

VGA电流控制单元14基于从AGC控制单元9c输出的粗调整结束指示，将确定VGA3、5的各增益的校正量的偏置电流I_{ctrl1_norm}、I_{ctrl2_norm}设定为第1偏置电流I_{ctrl1_norm}、I_{ctrl2_norm}(S44)。VGA电流控制单元14将设定后的第1偏置电流I_{ctrl1_norm}、I_{ctrl2_norm}供给到VGA3、5。

AGC控制单元9c将HPF4、6的各截止频率码f_c设定为第1截止频率码f_{c_norm}。即，AGC控制单元9c将HPF4、6的各截止频率f_c设定为第1截止频率f_{c_norm}(S45)。

在HPF4、6的各截止频率f_c被设定为第1截止频率f_{c_norm}后，通过AGC控制单元9c，对VGA3、5的各增益进行微调整(S46)。以下表示VGA3、5的各增益的微调整。

再有，通过上述，在AGC的微调整期间，增益码D_VGA的收敛范围设为每1码。因此，作为AGC的微调整的结果，图16所示的微调整期间内收敛的增益码D_VGA，例如被判定为12或13。

例如，AGC控制单元9c将确定AGC的微调整期间的开始时的VGA3、5的各增益的增益码，判定为被作为AGC的粗调整的结果判定的增益码D_VGA(=12～18)的中点(D_VGA=15)。

AGC控制单元9c将判定后的增益码D_VGA分别输出到VGA3、5。在AGC控制单元9中，比较通过基于从AGC控制单元9c输出的增益码D_VGA被校正了增益的VGA3、5的、由DSP8输出的接收信号电平的数字值是否与最佳接收信号电平相等。

反复进行由AGC控制单元9进行的VGA3、5的各增益的微调整，直至接收信号电平的数字值和最佳接收信号电平相等。

即，在AGC的微调整期间HPF4、6的各截止频率f_c被设定为第1截止频率f_{c_norm}的情况下，基于从AGC控制单元9c输出的增益码D_VGA来调整VGA3、5的各增益。由此，作为AGC的微调整的结果，VGA3、5的各增益在G(13)相等为最佳增益G(13)(参照图16)。

在判定为接收信号电平的数字值和最佳接收信号电平相等的情况下，AGC控制单元9c判定为VGA3、5的各增益的微调整结束。即，AGC控制单元9c将确定VGA3、5的各增益的增益码D_VGA判定为D_VGA=13，作为AGC的微调整的结果。由此，接收电路100的AGC期间中的动作结束。

通过以上，根据第4实施方式的接收电路100c及接收机1000c，除了第3实施方式的接收电路100c及接收机1000c的效果，由于通过粗调整及微调整的两阶段进行AGC，所以AGC能够高精度地实现。

图16是用于说明第4实施方式的接收电路100c及接收机1000c的效果的说明图。图16的最左侧的标度表示AGC期间的粗调整期间的增益校正前的、增益码D_VGA和VGA3、5的各增益G_VGA之间的对应关系。截止频率f_c被设定为第2截止频率f_{c_wide}，以及偏置电流I_ctrl1、I_ctrl2被设定为第2偏置电流I_{crtl1_norm}、I_{crtl2_norm}。

图16的中央左侧的标度表示AGC的粗调整期间的增益校正后的、增益码D_VGA和VGA3、5的各增益G_VGA之间的对应关系。截止频率f_c被设定为第2截止频率f_{c_wide}，以及偏置电流I_ctrl1、I_ctrl2被设定为第2偏置电流I_{crtl1_high}、I_{crtl2_high}。

图16的中央右侧的标度表示AGC的微调整期间的、增益码D_VGA和VGA3、5的各增益G_VGA之间的对应关系。截止频率f_c被设定为第1截止频率f_{c_norm}，以及偏置电流I_ctrl1、I_ctrl2被设定为第1偏置电流I_{crtl1_norm}、I_{crtl2_norm}。

图16的最右侧的标度表示信号接收期间的、增益码D_VGA和VGA3、5的各增益G_VGA之间的对应关系。截止频率f_c被设定为第1截止频率f_{c_norm}。

HPF4、6的各截止频率f_c一直为第2截止频率f_{c_wide}、偏置电流I_ctrl1、I_ctrl2被设定为第1偏置电流I_{crtl1_norm}、I_{crtl2_norm}，VGA3、5的各增益减少增益下降量G_diff。

因此，接收电路100c在AGC的粗调整期间，将HPF4、6的各截止频率f_c设定为第2截止频率f_{c_wide}后，在VGA电流控制单元14中将偏置电流I_ctrl1、I_ctrl2设定为增益校正后的第2偏置电流I_{crtl1_high}、I_{crtl2_high}。

由此，在AGC的粗调整期间中，VGA3、5的各增益被校正相当于与第2偏置电流I_{crtl1_high}、I_{crtl2_high}对应的增益G_IUP，所以整体地增加。因此，作为AGC的粗调整的结果，被判定为增益码D_VGA为12～18情况下的VGA3、5的各增益G_VGA({G(12)-G_diff+G_IUP}～{G(18)-G_diff+G_IUP)等于或大致等于VGA3、5的各最佳增益G(13)。

接着，接收电路100c在AGC的微调整期间将HPF4、6的截止频率f_c设定为第1截止频率f_{c_norm}后，在VGA电流控制单元14中将偏置电流I_ctrl1、I_ctrl2设定为第1偏置电流I_{crtl1_norm}、I_{crtl2_norm}。

由此，在AGC的微调整期间，以作为AGC的粗调整的结果判定的增益码(12～18)的中点(D_VGA=15)为起点，在与VGA3、5的各最佳增益G(13)的差即G(15)-G(13)之间进行微调整。在AGC的微调整后，VGA3、5的各最佳增益G(13)被分别设定给VGA3、5。

接着，在信号接收期间中，截止频率f_c已经返回第1截止频率f_{c_norm}，所以最佳增益G(13)能够设定给VGA3、5。

因此，接收电路100c及接收机1000c，在微调整期间，通过基于粗调整的结果进行增益调整，微调整期间的距最佳增益的误差变小，所以能够缩短微调整期间，而且，在信号接收期间中，也考虑截止频率f_c的变更造成的增益下降量G_diff来进行AGC，所以能够防止差错率的上升。

以上，参照附图说明了各种实施方式，但本发明不限于这样的例子是不言而喻的。显然，只要是本领域技术人员，就能够在权利要求书所记载的范畴内想到各种变更例或修正例，并认可它们当然属于本发明的技术范围。

在上述各实施方式中，AGC控制单元对各接收电路及接收机的HPF4、6输出相同的截止频率码，但也可以输出不同的截止频率码。这种情况下，HPF4、6的各截止频率不同。

在上述各实施方式的接收电路及接收机的结构中，说明了两个VGA和两个HPF分别交替配置的结构，但VGA、HPF的数、以及配置部位不限定于上述各实施方式的结构。再有，优选在VGA的前级配置HPF的情况下，在包括了混频器2的电路结构基础上，计算增益码D_wide。

再有，本发明基于2011年9月26日申请的日本专利申请(特愿2011-209655)，其内容在本申请中作为参照而引入。

工业实用性

本发明作为校正根据AGC期间内的HPF的截止频率的设定而发生的VGA的增益下降量从而对VGA设定最佳增益，并防止信号接收期间中接收信号的差错率的上升的接收电路及接收机是有用的。

Claims (10)

1.接收电路，包括：

混频器，将高频的接收信号变频而输出基带的接收信号；

至少一个VGA，使用规定的增益，放大所述基带的接收信号；

至少一个HPF，在所述放大后的所述接收信号中，阻断低于第1截止频率的频带的接收信号；

ADC，将所述HPF的输出信号进行AD变换而输出数字的接收信号；

处理器，将所述ADC的输出信号进行解调；

AGC控制单元，在AGC期间内，输出与对所述VGA设定的所述规定的增益对应的增益码；以及

VGA增益校正单元，对所述规定的增益进行规定量校正，

所述AGC控制单元在所述AGC期间的开始时，将所述HPF的截止频率设定为比所述第1截止频率高的第2截止频率，在所述AGC期间的结束前，将所述HPF的截止频率设定为所述1截止频率，

所述VGA增益校正单元在所述HPF的截止频率被设定为所述第2截止频率后，将所述增益的校正量设定为第1校正量，在所述HPF的截止频率被设定为所述第1截止频率后，将所述增益的校正量设定为比所述第1校正量小的第2校正量。

2.如权利要求1所述的接收电路，

所述第1校正量和所述第2校正量之差，等于起因于将所述HPF的截止频率设定到所述第2截止频率而发生的所述增益的增益下降量。

3.如权利要求1或2所述的接收电路，

所述VGA增益校正单元

基于来自所述AGC控制单元的校正指示，对确定所述增益的校正量的增益校正码进行计算，

所述接收电路还包括：

加法器，将由所述VGA增益校正单元算出的所述增益校正码和从所述AGC控制单元输出的所述增益码相加并输出到所述至少一个VGA。

4.如权利要求3所述的接收电路，

所述VGA增益校正单元将所述增益校正码，在所述HPF的截止频率被设定为所述第2截止频率后设定为确定所述第1校正量的第1增益校正码，在所述HPF的截止频率被设定为所述第1截止频率后设定为确定所述第2校正量的第2增益校正码。

5.如权利要求4所述的接收电路，

所述VGA增益校正单元将起因于所述HPF的截止频率设定到所述第2截止频率而发生的所述增益的增益下降量除以每一增益校正码的所述增益的变化量的平均值所得的值在第一小数位中进行了四舍五入的值，作为所述第1增益校正码和所述第2增益校正码之差来计算。

6.如权利要求3到5中任意一项所述的接收电路，还包括：

VGA增益控制单元，基于从所述加法器输出的所述增益调整码和所述增益码的相加值，将相同的或不同的增益码输出到各个所述VGA。

7.如权利要求1所述的接收电路，

所述VGA增益校正单元基于来自所述AGC控制单元的校正指示，对所述至少一个VGA供给偏置电流，

所述VGA增益校正单元将所述偏置电流，在所述HPF的截止频率被设定为所述第2截止频率后设定为第2偏置电流，在所述HPF的截止频率被设定为所述第1截止频率后设定为第1偏置电流。

8.如权利要求7所述的接收电路，

与所述AGC期间中供给所述第2偏置电流对应的所述至少一个VGA的增益和与所述接收信号的接收期间中供给所述第1偏置电流对应的所述至少一个VGA的增益相等。

9.如权利要求3到8中任意一项所述的接收电路，

所述VGA增益校正单元还包括：

VGA增益控制单元，基于从所述加法器输出的所述增益校正码和所述增益码的相加值或从所述AGC控制单元输出的所述增益码，对所述至少一个VGA输出不同的或相同的增益码。

10.接收机，包括：

权利要求1到9中任意一项所述的接收电路；

接收所述高频的接收信号的接收天线；以及

生成规定的频带的本地信号并输出到所述混频器的本地信号生成器。

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