CN103633128A - 双极npn晶体管及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 38
- 239000010410 layer Substances 0.000 claims abstract description 228
- 239000011229 interlayer Substances 0.000 claims abstract description 63
- 239000000758 substrate Substances 0.000 claims abstract description 32
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 46
- 238000000034 method Methods 0.000 claims description 42
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 31
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 31
- 235000012239 silicon dioxide Nutrition 0.000 claims description 23
- 239000000377 silicon dioxide Substances 0.000 claims description 23
- 238000002161 passivation Methods 0.000 claims description 9
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 15
- 230000003321 amplification Effects 0.000 abstract description 13
- 230000001939 inductive effect Effects 0.000 abstract description 13
- 238000005516 engineering process Methods 0.000 description 5
- 239000000428 dust Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000007613 environmental effect Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004321 preservation Methods 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000035755 proliferation Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
本发明提供了一种双极NPN晶体管及其制造方法,包括:衬底;形成于衬底上的外延层;形成于外延层中的集电区、淡基区、浓基区和发射区;形成于外延层上的第一层间介质层和电压调变介质层;形成于第一层间介质层和电压调变介质层上的第一互连线;形成于第一层间介质层和第一互连线上的第二层间介质层;形成于第二层间介质层上的第二互连线;其中,电压调变介质层覆盖于淡基区上,并通过第一互连线实现电性引出。在本发明提供的双极NPN晶体管及其制造方法中,通过改变电压调变介质层的感应电荷数量使得淡基区表面的电荷浓度发生改变,从而实现小电流放大倍数可调。
Description
技术领域
本发明涉及光电传感器,特别涉及一种双极NPN晶体管及其制造方法。
背景技术
光电传感器是一种通过光敏器件将光信号转换成电信号的传感器。目前光敏器件一般采用半导体工艺制造,包括光敏二极管、光敏三极管和光敏电阻等。由于光敏器件所接收的光比较微弱,所以产生的光生电流也较微弱,通常需要一个前置放大电路与光敏器件配合以放大信号。光敏器件和前置放大电路集成在一块芯片上,形成光电传感器。
随着光电传感器应用场合的不同,各类环境干扰对光敏器件的影响很大,如开关电源、环境光等。环境干扰产生的电流会影响光敏器件的灵敏度。前置放大电路要调整到合适的放大系数,以减弱环境干扰对光敏器件的影响,从而使光电传感器满足应用要求。前置放大电路由晶体管组成,晶体管的小电流特性,包括双极NPN晶体管和双极PNP晶体管的小电流特性对于工艺调整都至关重要。
采用双极工艺进行光电传感器芯片设计及工艺制造,由于双极工艺的版图布局会带来寄生效应,为了输出尽可能大的信噪比的光电信号,需要在制造过程中进行多次版图布局调整和工艺调试,以寻求光敏器件与前置放大电路的最佳匹配,从而适应不同环境下的应用要求。
采用现有的双极工艺所制造的双极NPN晶体管,其输出的小电流放大倍数波动比较大,即使经过工艺优化使得小电流波动减少,但是小电流放大倍数的中心值是不可变的,因此无法满足不同环境下的应用要求。其中,小电流放大的集电极电流的范围一般在10nA~100nA。
基此,如何改善现有技术中双极NPN晶体管的小电流放大倍数波动大而且不可调的问题已经成为本领域技术人员亟需解决的技术问题。
发明内容
本发明的目的在于提供一种双极NPN晶体管及其制造方法,以解决现有的双极NPN晶体管的小电流放大倍数不可调的问题。
为解决上述技术问题,本发明提供一种双极NPN晶体管,包括:
衬底;
形成于所述衬底上的外延层;
形成于所述外延层中的集电区、淡基区、浓基区和发射区;
形成于所述外延层上的第一层间介质层和电压调变介质层;
形成于所述第一层间介质层和电压调变介质层上的第一互连线;
形成于所述第一层间介质层和第一互连线上的第二层间介质层;
形成于所述第二层间介质层上的第二互连线;
其中,所述电压调变介质层覆盖于所述淡基区上,并通过所述第一互连线实现电性引出。
进一步的,在所述的双极NPN晶体管中,所述淡基区围绕所述发射区并与所述发射区连接,所述浓基区位于所述淡基区的一侧并与所述淡基区连接;所述第一互连线与所述集电区、浓基区和发射区连接,用于实现所述集电区、浓基区和淡基区的电性引出;所述第二互连线与所述发射区上的第一互连线连接,用于实现所述发射区的电性引出。
进一步的,在所述的双极NPN晶体管中,所述淡基区和浓基区的掺杂类型均为P型,所述浓基区的掺杂浓度比所述淡基区的掺杂浓度高一个数量级。
进一步的,在所述的双极NPN晶体管中,所述电压调变介质层包括二氧化硅层和形成于所述二氧化硅层上的氮化硅层,所述第一互连线覆盖所述氮化硅层。
进一步的,在所述的双极NPN晶体管中,所述二氧化硅层的厚度为150~800埃,所述氮化硅层的厚度为300~1800埃。
进一步的,在所述的双极NPN晶体管中,还包括形成于所述衬底和外延层之间的埋层和下隔离区,所述下隔离区环绕所述埋层,所述集电区与所述埋层连接。
进一步的,在所述的双极NPN晶体管中,还包括形成于外延层中的上隔离区,所述上隔离区与所述下隔离区连接。
进一步的,在所述的双极NPN晶体管中,还包括形成于所述外延层表面的轻掺杂层,所述轻掺杂层的掺杂浓度比所述外延层的掺杂浓度高一个数量级。
进一步的,在所述的双极NPN晶体管中,所述衬底、上隔离区和下隔离区的掺杂类型均为P型,所述外延层、埋层、轻掺杂层、集电区和发射区的掺杂类型均为N型。
进一步的,在所述的双极NPN晶体管中,还包括形成于所述第二层间介质层和第二互连线上的钝化层。
本发明还提供了一种双极NPN晶体管的制造方法,所述双极NPN晶体管的制造方法包括以下步骤:
提供一衬底;
在所述衬底上形成外延层;
在所述外延层中形成集电区、淡基区、浓基区和发射区;
在所述外延层上形成第一层间介质层和电压调变介质层;
在所述第一层间介质层和电压调变介质层上形成第一互连线;
在所述第一层间介质层和第一互连线上形成第二层间介质层;
在所述第二层间介质层上形成第二互连线;
其中,所述电压调变介质层覆盖于所述淡基区上,并通过所述第一互连线实现电性引出。
进一步的,在所述的双极NPN晶体管的制造方法中,所述淡基区围绕所述发射区并与所述发射区连接,所述浓基区位于所述淡基区的一侧并与所述淡基区连接;所述第一互连线与所述集电区、浓基区和发射区连接,用于实现所述集电区、浓基区和淡基区的电性引出;所述第二互连线与位于发射区上的第一互连线连接,用于实现所述发射区的电性引出。
进一步的,在所述的双极NPN晶体管的制造方法中,所述淡基区和浓基区的掺杂类型均为P型,所述浓基区的掺杂浓度比所述淡基区的掺杂浓度高一个数量级。
进一步的,在所述的双极NPN晶体管的制造方法中,所述电压调变介质层包括二氧化硅层和形成于所述二氧化硅层上的氮化硅层,所述第一互连线覆盖于所述氮化硅层上。
进一步的,在所述的双极NPN晶体管的制造方法中,所述二氧化硅层厚度为150~800埃,所述氮化硅层厚度为300~1800埃。
进一步的,在所述的双极NPN晶体管的制造方法中,在形成外延层之前,还包括:在所述衬底中依次形成埋层和下隔离区;所述下隔离区环绕所述埋层,所述集电区与所述埋层连接。
进一步的,在所述的双极NPN晶体管的制造方法中,在形成外延层之后,还包括:在所述外延层的表面形成轻掺杂层,所述轻掺杂层的掺杂浓度比外延层的掺杂浓度高一个数量级。
进一步的,在所述的双极NPN晶体管的制造方法中,在形成基区之前,在形成轻掺杂层之后,还包括:在所述外延层中形成上隔离区;所述上隔离区与所述下隔离区连接。
进一步的,在所述的双极NPN晶体管的制造方法中,所述衬底、上隔离区和下隔离区的掺杂类型均为P型,所述外延层、埋层、轻掺杂层、集电区和发射区的掺杂类型均为N型。
进一步的,在所述的双极NPN晶体管的制造方法中,在形成第二互连线之后,还包括:在所述第二层间介质层和第二互连线上形成钝化层。
在本发明提供的双极NPN晶体管及其制造方法中,在淡基区上方形成电压调变介质层,所述电压调变介质层通过第一互连线实现电性引出,如此,通过改变电压调变介质层的感应电荷数量使得淡基区表面的电荷浓度发生改变,从而实现NPN晶体管的小电流放大倍数可调。
附图说明
图1是本发明一实施例的双极NPN晶体管的制造方法的流程示意图;
图2至图13是本发明一实施例的双极NPN晶体管的制造方法各步骤的器件的结构示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的双极NPN晶体管及其制造方法作进一步详细说明。根据下面说明和权利要求书,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图13,其为本发明实施例的双极NPN晶体管的结构示意图。如图13所示,所述双极NPN晶体管100包括:衬底10;形成于所述衬底10上的外延层13;形成于所述外延层13中的集电区14、淡基区16、浓基区17和发射区18;形成于所述外延层13上的第一层间介质层19和电压调变介质层20;形成于所述第一层间介质层19和电压调变介质层20上的第一互连线21;形成于所述第一层间介质层19和第一互连线21上的第二层间介质层22;形成于所述第二层间介质层22上的第二互连线23;其中,所述电压调变介质层20覆盖于所述淡基区16上,并通过所述第一互连线21实现电性引出。
具体的,请继续参考图13,如图13所示,所述衬底10采用掺杂类型为P型且晶向为<111>的硅衬底,其电阻率的范围为10Ω·cm~20Ω·cm。所述衬底10上形成有外延层13,所述外延层13的掺杂类型为N型,其电阻率的范围为1.0Ω·cm~2.2Ω·cm。所述外延层13的厚度一般在2.5μm到4μm之间,该厚度范围可以与现有的小规则双极工艺的平台相匹配。
所述外延层13中形成有上隔离区15和有源区,所述上隔离区15围绕所述有源区。所述有源区包括集电区14、淡基区16、浓基区17和发射区18及它们之间的外延层区域。所述淡基区16围绕所述发射区18并与所述发射区18连接,所述浓基区17位于所述淡基区16的一侧并与所述淡基区16连接,所述集电区14位于所述淡基区16远离浓基区17的一侧,当然,浓基区17也可设置在靠近集电区14的一侧。所述集电区14和发射区18的掺杂类型均为N型,所述上隔离区15的掺杂类型为P型。其中,所述淡基区16、浓基区17的掺杂类型均为P型,所述浓基区17的掺杂浓度比淡基区16的掺杂浓度高一个数量级。
所述衬底10和所述外延层13之间形成有埋层11和下隔离区12,所述下隔离区12环绕于所述埋层11。所述集电区14与所述埋层11连接,所述上隔离区15与所述下隔离区12连接。可见,所述上隔离区15和所述下隔离区12组合形成的隔离结构区环绕于所述埋层11及埋层11上面的有源区。其中,所述埋层11的掺杂类型为N型,所述下隔离区12的掺杂类型为P型。
如图13所示,所述外延层13上形成有第一层间介质层19和电压调变介质层20,所述第一层间介质层19和电压调变介质层20上形成有第一互连线21。其中,电压调变介质层20位于所述淡基区16上并覆盖整个淡基区16,所述第一层间介质层19对应所述集电区14、浓基区17和发射区18的区域形成有第一接触孔,第一互连线21通过第一接触孔与所述集电区14、浓基区17和发射区18连接,并实现所述集电区14、浓基区17和淡基区16的电性引出。同时,,所述第一层间介质层19对应所述淡基区16的区域形成有电压调变介质层窗口,所述电压调变介质层20形成于所述电压调变介质层窗口中,所述第一互连线21覆盖于所述电压调变介质层20上并实现电压变介质层20的电性引出。本实施例中,本实施例中,所述电压调变介质层20包括二氧化硅层和氮化硅层,所述氮化硅层覆盖于所述二氧化硅层上,所述第一互连线21覆盖于所述氮化硅层上。所述二氧化硅层厚度为150埃~800埃,所述氮化硅层厚度为300埃~1800埃。
如图13所示,所述第一层间介质层19和第一互连线21上形成有第二层间介质层22。所述第二层间介质层22上形成有第二互连线23,并且,所述第二层间介质层22对应于所述发射区18的区域形成有第二接触孔,所述第二互连线23通过第二接触孔与位于发射区18上的第一互连线21连接,实现所述发射区18的电性引出。。
如图13所示,双极NPN晶体管100还包括形成于所述第二层间介质层和第二互连线上的钝化层24。所述钝化层24优选为氮化硅层或含氮化硅层的复合结构,所述氮化硅层能够有效阻止外界可动离子、水汽等进入电压调变介质层20,可保证电压调变介质层20不受外界的影响,实现感应电荷数量的长期保存。
所述双极NPN晶体管100可以进一步包括形成于所述外延层13上的轻掺杂层25,所述轻掺杂层25的掺杂类型为N型。所述轻掺杂层25位于所述外延层13的表面,其掺杂浓度一般比外延层13的杂质浓度高一个数量级。所述轻掺杂层25的掺杂浓度一般为1E16cm-2~4E16cm-2,其作用是抑制淡基区16、浓基区17和上隔离区15的横向扩散,增加淡基区16、浓基区17和上隔离区15之间的有效距离,实现小面积晶体管的制造。同时,所述轻掺杂层25有利于提高双层布线中第一互连线下的寄生场开启电压,以避免寄生效应影响晶体管的正常工作。
在本发明实施例提供的双极NPN晶体管100中,淡基区16上覆盖有电压调变介质层20,所述电压调变介质层20通过第一互连线21实现电性引出。所述电压调变介质层20包括二氧化硅层以及形成于所述二氧化硅层上的氮化硅层。其中,电压调变介质层20的氮化硅层具有电荷存储特性,加大负压可以减少氮化硅层的负电荷比例,加大正压又可恢复氮化硅层的负电荷比例,因此通过第一互连线21加大正反向电压脉冲,可以改变电压调变介质层20中的感应电荷数量。同时,由于NPN管的正常工作电压远比电压调变介质层20上加的正反向脉冲电压低,由此感应电荷数量可长期保持稳定。由于双极工艺制造双极NPN晶体管的小电流放大倍数受到淡基区16表面的电荷浓度影响,因此改变感应电荷数量能够使得淡基区16表面的电荷浓度发生改变,进而改变了双极NPN晶体管的淡基区16和浓基区17之间的漏电沟道。可见,通过改变电压调变介质层20中的感应电荷数量,能够控制所述双极NPN晶体管100的淡基区16和浓基区17之间的漏电沟道,改变双极NPN晶体管100在小电流下的放大倍数。
相应的,本实施例还提供了一种双极NPN晶体管的制造方法。请参考图1,并结合图2至图13,所述双极NPN晶体管的制造方法包括以下步骤:
S10:提供一衬底10;
S11:在所述衬底10上形成外延层13;
S12:在所述外延层13中依次形成集电区14、淡基区16、浓基区17和发射区18;
S13:在所述外延层13上依次形成第一层间介质层19和电压调变介质层20;
S14:在所述第一层间介质层19和电压调变介质层20上形成第一互连线21;
S15:在所述第一层间介质层19和第一互连线21上形成第二层间介质层22;
S16:在所述第二层间介质层22上形成第二互连线23;
其中,所述电压调变介质层20覆盖于所述淡基区16上,并通过所述第一互连线21实现电性引出。
具体的,如图2所示,首先,提供一衬底10,所述衬底10采用掺杂类型为P型且晶向为<111>的硅衬底,其电阻率的范围为10Ω·cm~20Ω·cm。
接着,如图3所示,在所述衬底10中形成埋层11和下隔离区12,所述下隔离区12环绕与所述埋层11。其中,所述埋层11的掺杂类型为N型,所述下隔离区12的掺杂类型为P型。
然后,如图4所示,在所述衬底10上通过外延生长工艺形成外延层13,所述外延层13的掺杂类型为N型。为方便与现有的小规则双极工艺的平台相匹配,所述外延层13的厚度一般控制在2.5μm到4μm之间,其电阻率的范围为1.0Ω·cm~2.2Ω·cm,埋层11和下隔离区12位于所述衬底10和外延层13之间。
接着,如图5所示,可以采用高能量小剂量场注入工艺在所述外延层13上形成轻掺杂层25,所述轻掺杂层25的掺杂类型为N型。形成轻掺杂层25的工艺步骤可以在形成外延层13之后形成集电区14之前,也可以在形成在上隔离区之后形成淡基区16之前,改变该工艺的先后次序并不影响器件的结构和性能。所述轻掺杂层25位于所述外延层13的表面,所述轻掺杂层25的掺杂浓度为1E16cm-2~4E16cm-2。其掺杂浓度一般比外延层13的掺杂浓度高一个数量级。
如图6所示,形成轻掺杂层25之后,在所述外延层13中形成集电区14、上隔离区15、淡基区16和浓基区17和发射区18。所述淡基区16围绕所述发射区18并与所述发射区18连接,所述浓基区17位于所述淡基区16的一侧并与所述淡基区16连接,所述集电区14位于所述淡基区16远离浓基区17的一侧,当然,浓基区17也可设置在靠近集电区14的一侧。所述集电区14和发射区18的掺杂类型均为N型,所述上隔离区15、淡基区16、浓基区17的掺杂类型均为P型。其中,所述浓基区17的掺杂浓度比所述淡基区16的掺杂浓度高一个数量级。所述集电区14与所述埋层11连接,所述上隔离区15与所述下隔离区12连接。可见,所述上隔离区15和所述下隔离区12组合形成的隔离结构区环绕于所述埋层11及埋层11上面的有源区。
然后,如图7和图8所示,在所述轻掺杂层25上依次形成第一层间介质层19和电压调变介质层20。所述电压调变介质层20包括二氧化硅层(SiO2)和形成于所述二氧化硅层上的氮化硅层(SiN),所述二氧化硅层厚度优选为150埃~800埃,所述氮化硅层厚度为300埃~1800埃。
如图9所示,形成电压调变介质层20之后,在第一层间介质层19上形成多个第一接触孔。所述多个第一接触孔分别位于所述集电区14、浓基区17和发射区18上。
如图10所示,形成第一接触孔之后,在所述第一层间介质层19和电压调变介质层20上形成第一互连线21。所述第一互连线21覆盖于所述电压调变介质层20上,并通过第一接触孔与所述集电区14、浓基区17和发射区18连接,实现所述集电区14、浓基区17和淡基区16的电性引出,同时,所述第一互连线21覆盖于所述电压调变介质层20上并实现电压变介质层20的电性引出。
本实施例中,电压调变介质层20中的二氧化硅层是直接覆盖于所述轻掺杂层25上,氮化硅层与所述第一互连线21连接并被第一互连线21完全覆盖。在本发明的其他实施例中,也可以不形成轻掺杂层25,在形成外延层13之后直接在所述外延层13中形成集电区14、上隔离区15、淡基区16和浓基区17和发射区18,接着在所述外延层13上依次形成第一层间介质层19和电压调变介质层20。其中,所述电压调变介质层20位于所述淡基区16上并覆盖整个淡基区16,所述电压调变介质层20中的二氧化硅层与所述淡基区16连接。
如图11所示,接着,在所述第一层间介质层19和第一互连线21上形成第二层间介质层22,形成第二层间介质层22之后在第二层间介质层22上对应发射区18的区域形成第二接触孔。第二层间介质层22覆盖第一层间介质层19和第一互连线21,所述第二接触孔位于所述发射区18的上面。
如图12所示,形成第二接触孔之后在所述第二层间介质层22上形成第二互连线23。所述第二互连线23通过第二接触孔与所述发射区18上的第一互连线21连接,实现所述发射区18的电性引出。
如图13所示,最后,在所述第二层间介质层22和第二互连线23上形成钝化层24。所述钝化层24覆盖于第二层间介质层22和第二互连线23上,所述钝化层24为氮化硅层或含氮化硅层的复合结构,所述氮化硅层能够有效地阻止外界可动离子、水汽等进入电压调变介质层20,保证电压调变介质层20不受外界的影响,实现感应电荷数量的长期保存。
至此,形成了能够实现小电流可调的双极NPN晶体管100。所述双极NPN晶体管100在淡基区16上形成有电压调变介质层20,所述电压调变介质层20通过第一互连线21引出。在第一互连线21引出上加大正反向电压脉冲,可以改变电压调变介质层20中的感应电荷数量,感应电荷数量的改变会使得电压调变介质层20下面的淡基区16表面的电荷浓度发生变化,而淡基区16表面的电荷浓度决定淡基区16和浓基区17之间的漏电沟道,因此,通过改变电压调变介质层20中的感应电荷数量,能够控制所述双极NPN晶体管100的小电流放大倍数。
综上,在本发明实施例提供的双极NPN晶体管及其制造方法中,在传统的双极工艺基础上通过在所述双极NPN晶体管的基区上形成二氧化硅层加氮化硅层的结构,利用所述氮化硅层的电荷存储特性,通过改变感应电荷数量以影响基区表面的电荷浓度,进而实现小电流可调,同时,由于NPN管的正常工作电压远比电压调变介质层20上加的正反向脉冲电压低,感应电荷数量可长时间保持不变,使得所述双极NPN晶体管的小电流放大倍数波动比较小。
上述描述仅是对本发明较佳实施例的描述,并非对本发明范围的任何限定,本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰,均属于权利要求书的保护范围。
Claims (20)
1.一种双极NPN晶体管,其特征在于,包括:
衬底;
形成于所述衬底上的外延层;
形成于所述外延层中的集电区、淡基区、浓基区和发射区;
形成于所述外延层上的第一层间介质层和电压调变介质层;
形成于所述第一层间介质层和电压调变介质层上的第一互连线;
形成于所述第一层间介质层和第一互连线上的第二层间介质层;
形成于所述第二层间介质层上的第二互连线;
其中,所述电压调变介质层覆盖于所述淡基区上,并通过所述第一互连线实现电性引出。
2.如权利要求1所述的双极NPN晶体管,其特征在于,所述淡基区围绕所述发射区并与所述发射区连接,所述浓基区位于所述淡基区的一侧并与所述淡基区连接;所述第一互连线与所述集电区、浓基区和发射区连接,用于实现所述集电区、浓基区和淡基区的电性引出;所述第二互连线与所述发射区上的第一互连线连接,用于实现所述发射区的电性引出。
3.如权利要求2所述的双极NPN晶体管,其特征在于,所述淡基区和浓基区的掺杂类型均为P型,所述浓基区的掺杂浓度比所述淡基区的掺杂浓度高一个数量级。
4.如权利要求1所述的双极NPN晶体管,其特征在于,所述电压调变介质层包括二氧化硅层和形成于所述二氧化硅层上的氮化硅层,所述第一互连线覆盖所述氮化硅层。
5.如权利要求4所述的双极NPN晶体管,其特征在于,所述二氧化硅层的厚度为150~800埃,所述氮化硅层的厚度为300~1800埃。
6.如权利要求1所述的双极NPN晶体管,其特征在于,还包括形成于所述衬底和外延层之间的埋层和下隔离区,所述下隔离区环绕所述埋层,所述集电区与所述埋层连接。
7.如权利要求6所述的双极NPN晶体管,其特征在于,还包括形成于外延层中的上隔离区,所述上隔离区与所述下隔离区连接。
8.如权利要求7所述的双极NPN晶体管,其特征在于,还包括形成于所述外延层表面的轻掺杂层,所述轻掺杂层的掺杂浓度比所述外延层的掺杂浓度高一个数量级。
9.如权利要求8所述的双极NPN晶体管,其特征在于,所述衬底、上隔离区和下隔离区的掺杂类型均为P型,所述外延层、埋层、轻掺杂层、集电区和发射区的掺杂类型均为N型。
10.如权利要求1所述的双极NPN晶体管,其特征在于,还包括形成于所述第二层间介质层和第二互连线上的钝化层。
11.一种双极NPN晶体管的制造方法,其特征在于,包括:
提供一衬底;
在所述衬底上形成外延层;
在所述外延层中形成集电区、淡基区、浓基区和发射区;
在所述外延层上形成第一层间介质层和电压调变介质层;
在所述第一层间介质层和电压调变介质层上形成第一互连线;
在所述第一层间介质层和第一互连线上形成第二层间介质层;
在所述第二层间介质层上形成第二互连线;
其中,所述电压调变介质层覆盖于所述淡基区上,并通过所述第一互连线实现电性引出。
12.如权利要求11所述的双极NPN晶体管的制造方法,其特征在于,所述淡基区围绕所述发射区并与所述发射区连接,所述浓基区位于所述淡基区的一侧并与所述淡基区连接;所述第一互连线与所述集电区、浓基区和发射区连接,用于实现所述集电区、浓基区和淡基区的电性引出;所述第二互连线与位于发射区上的第一互连线连接,用于实现所述发射区的电性引出。
13.如权利要求12所述的双极NPN晶体管的制造方法,其特征在于,所述淡基区和浓基区的掺杂类型均为P型,所述浓基区的掺杂浓度比所述淡基区的掺杂浓度高一个数量级。
14.如权利要求11所述的双极NPN晶体管的制造方法,其特征在于,所述电压调变介质层包括二氧化硅层和形成于所述二氧化硅层上的氮化硅层,所述第一互连线覆盖于所述氮化硅层上。
15.如权利要求14所述的双极NPN晶体管的制造方法,其特征在于,所述二氧化硅层厚度为150~800埃,所述氮化硅层厚度为300~1800埃。
16.如权利要求11所述的双极NPN晶体管的制造方法,其特征在于,在形成外延层之前,还包括:在所述衬底中依次形成埋层和下隔离区;所述下隔离区环绕所述埋层,所述集电区与所述埋层连接。
17.如权利要求16所述的双极NPN晶体管的制造方法,其特征在于,在形成外延层之后,还包括:在所述外延层的表面形成轻掺杂层,所述轻掺杂层的掺杂浓度比外延层的掺杂浓度高一个数量级。
18.如权利要求17所述的双极NPN晶体管的制造方法,其特征在于,在形成基区之前,在形成轻掺杂层之后,还包括:在所述外延层中形成上隔离区;所述上隔离区与所述下隔离区连接。
19.如权利要求18所述的双极NPN晶体管的制造方法,其特征在于,所述衬底、上隔离区和下隔离区的掺杂类型均为P型,所述外延层、埋层、轻掺杂层、集电区和发射区的掺杂类型均为N型。
20.如权利要求11所述的双极NPN晶体管,其特征在于,在形成第二互连线之后,还包括:在所述第二层间介质层和第二互连线上形成钝化层。
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Application Number | Priority Date | Filing Date | Title |
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CN201310669550.8A CN103633128B (zh) | 2013-12-10 | 2013-12-10 | 双极npn晶体管及其制造方法 |
Applications Claiming Priority (1)
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Publications (2)
Publication Number | Publication Date |
---|---|
CN103633128A true CN103633128A (zh) | 2014-03-12 |
CN103633128B CN103633128B (zh) | 2016-07-20 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201310669550.8A Active CN103633128B (zh) | 2013-12-10 | 2013-12-10 | 双极npn晶体管及其制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN103633128B (zh) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104681600A (zh) * | 2015-01-08 | 2015-06-03 | 中国科学院合肥物质科学研究院 | 具有电荷补偿集电结结构的微波大功率晶体管 |
CN105097776A (zh) * | 2014-04-29 | 2015-11-25 | 无锡华润上华半导体有限公司 | 绝缘体上硅器件及其金属间介质层结构和制造方法 |
CN108155226A (zh) * | 2017-12-22 | 2018-06-12 | 杭州士兰微电子股份有限公司 | Npn型三极管及其制造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5274267A (en) * | 1992-01-31 | 1993-12-28 | International Business Machines Corporation | Bipolar transistor with low extrinsic base resistance and low noise |
KR20010068223A (ko) * | 2000-01-03 | 2001-07-23 | 윤종용 | 반도체소자 |
CN102637725A (zh) * | 2012-04-26 | 2012-08-15 | 杭州士兰集成电路有限公司 | 采用Bipolar低压工艺实现的器件及其制造方法 |
CN203631559U (zh) * | 2013-12-10 | 2014-06-04 | 杭州士兰集成电路有限公司 | 双极npn晶体管 |
-
2013
- 2013-12-10 CN CN201310669550.8A patent/CN103633128B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5274267A (en) * | 1992-01-31 | 1993-12-28 | International Business Machines Corporation | Bipolar transistor with low extrinsic base resistance and low noise |
KR20010068223A (ko) * | 2000-01-03 | 2001-07-23 | 윤종용 | 반도체소자 |
CN102637725A (zh) * | 2012-04-26 | 2012-08-15 | 杭州士兰集成电路有限公司 | 采用Bipolar低压工艺实现的器件及其制造方法 |
CN203631559U (zh) * | 2013-12-10 | 2014-06-04 | 杭州士兰集成电路有限公司 | 双极npn晶体管 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105097776A (zh) * | 2014-04-29 | 2015-11-25 | 无锡华润上华半导体有限公司 | 绝缘体上硅器件及其金属间介质层结构和制造方法 |
US20170011957A1 (en) * | 2014-04-29 | 2017-01-12 | Csmc Technologies Fab1 Co., Ltd. | Silicon-on-insulator device and intermetallic dielectric layer structure thereof and manufacturing method |
CN105097776B (zh) * | 2014-04-29 | 2018-03-16 | 无锡华润上华科技有限公司 | 绝缘体上硅器件及其金属间介质层结构和制造方法 |
US10276430B2 (en) * | 2014-04-29 | 2019-04-30 | Csmc Technologies Fab1 Co., Ltd. | Silicon-on-insulator device and intermetallic dielectric layer structure thereof and manufacturing method |
CN104681600A (zh) * | 2015-01-08 | 2015-06-03 | 中国科学院合肥物质科学研究院 | 具有电荷补偿集电结结构的微波大功率晶体管 |
CN108155226A (zh) * | 2017-12-22 | 2018-06-12 | 杭州士兰微电子股份有限公司 | Npn型三极管及其制造方法 |
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