CN103618584A

CN103618584A - 电力线通信信道编译码方法及系统

Info

Publication number: CN103618584A
Application number: CN201310152285.6A
Authority: CN
Inventors: 张波; 张涛
Original assignee: Individual
Current assignee: Individual
Priority date: 2013-04-28
Filing date: 2013-04-28
Publication date: 2014-03-05

Abstract

本发明公开了一种电力线通信信道编译码方法及系统，其包括：由一维BCH编码单元构成的3维编码器、和译码器，其中3维编码器在X、Y和Z轴分别选择3个不同的BCH编码，即在X轴上是k1个信息比特，编码后码长n1；Y轴上是k2个信息比特，编码后码长n2；Z轴上是k3个信息比特，编码后码长n3。本发明采用了极低编码速率加较小扩频因子的办法，比其他系统更加可靠，同时采用迭代译码方案，随着迭代次数的增加，误码率可进一步降低。

Description

电力线通信信道编译码方法及系统

技术领域

本发明涉及一种电力线通信信道编译码方法及系统。

背景技术

如图1所示，典型发送端的电力线通信系统包括加密，信道编码，交织，数字和模拟调制等模块。接收端包括模拟和数字解调、解交织码、信道译码和解密等模块。虽然交织和去交织码对减轻电力线通信环境中的突发错误也非常重要，但电力线上信号传输信道质量较差，严重影响通信质量，约制电力线通信的发展。为此人们采用各种技术以克服信号衰减、失真和信道噪声。这类技术包括直接序列扩频技术、自动重传请求，及前向纠错(FEC)编码等。

采用直接序列扩频技术，使用预定义的一串码元传输一个原始信息比特，传输的信号占用更高的带宽。每一个码元传输所需要的信号能量得以降低。所以该技术能够在低信噪比通道环境下进行通信。扩频通信的扩频因子是指扩频后的码片速率与扩频前的符号速率的比率。在电力线通信中，扩频比通常是32～128。

采用前向纠错技术，发射端编码电路对原始信息比特添加冗余数据以形成纠错码。接收端可以检测并纠错。信道编码系统的编码速率是指编码前的信息比特速率与编码后的比特速率的比率。直接序列扩频和前向纠错，两种技术都有利用带宽降低通信所需信噪比的作用。同时信道编码还具有扩频通信所不具备的编码增益。根据香农理论，编码速率越低，通信系统的抗噪声性能越好，误码率也越低。代价是系统所占用的频率带宽也越宽。

然而在电力线通信系统中，由于信道质量很差，而频率带宽的限制相对较低，很多系统采用单扩频的办法，以利用带宽，降低误码率。个别的采用扩频加前向纠错的方案。但是前向纠错是普通的分组码或是卷积码，编码速率高，性能差。扩频技术的技术要求比前向纠错简单。特别是低编码速率的系统，从设计到实现都很复杂。

发明内容

本发明的目的是提供了一种电力线通信信道编译码方法及系统。

为实现本发明目的，本发明采用一技术方案：一种电力线通信信道编译码方法，其包括：

第一步：在通信系统的发送端，采用前向纠错技术，且前向纠错编码采用三维乘积码；

第二步：构造三维乘积码，在X、Y和Z轴分别选择3个不同的BCH编码，即在X轴上是k1个信息比特，编码后码长n1；Y轴上是k2个信息比特，编码后码长n2；Z轴上是k3个信息比特，编码后码长n3；

第三步：对于所有输入[k1][t2][t3](t2＝1∶k2和t3＝1∶k3)，进行1维缩短的BCH(n1，k1)编码；当输入[k1][k2][k3]比特，则输出[n1][k2][k3]比特；

第四步：对于所有输入[t1][k2][t3](t1＝1∶n1和t3＝1∶k3)，进行1维缩短的BCH(n2，k2)编码；当输入[n1][k2][k3]比特，则输出[n1][n2][k3]比特；

第五步：对于所有输入[t1][t2][k3](t1＝1∶n1和t2＝1∶n2)，进行1维缩短的BCH(n3，k3)编码；当输入[n1][n2][k3]比特，则输出[n1][n2][n3]比特；

第六步：在通信系统的接收端，对所有接收的信息比特进行3维译码，并与发送端的编码电路相对应，其中3维译码电路的基本单元是1维BCH译码，且单维译码所产生的外部可能性信息用于另两维度的1维译码，整个译码过程由3个维度的1维译码的多次迭代完成。

优选地，其进一步包括直接序列扩频方法。

优选地，所述BCH编码是在信息比特后加上编码产生的校验比特。

优选地，所述第五步包括译码器的输入包括前2级迭代的外部信息输入、和接收的信道软输入信号。

本发明还采用另一技术方案：一种电力线通信信道编译码系统，其包括：由一维BCH编码单元构成的3维编码器、和译码器，其中3维编码器在X、Y和Z轴分别选择3个不同的BCH编码，即在X轴上是k1个信息比特，编码后码长n1；Y轴上是k2个信息比特，编码后码长n2；Z轴上是k3个信息比特，编码后码长n3，而译码器包括控制电路、解码电路、与解码电路输入相连的输入缓存、与解码电路双向相连的工作缓存、用于保存前次及再前次译码输出的外部可靠性信息缓存A和B、与解码电路输出相连的输出缓存、输入分别与输出缓存和解码电路相连且输出则与控制电路相连的提前终止控制。

本发明采用了极低编码速率加较小扩频因子的办法，比其他系统更加可靠。同时采用迭代译码方案，随着迭代次数的增加，误码率可进一步降低，并具有以下优点：

1.接近香农错误纠正能力极限，没有误码平台。在高信息传输速率情况下性能很好。

2.灵活的数据率：支持任何大小的数据块，不需要打孔，有很宽范围内的码率。采用缩短BCH码为构建编译码增强了产品的灵活性。

3.编码和译码的结构复杂性很低，易于并行实现，有相对简单的ASIC解决方案。

附图说明

下面结合附图及实施例对本发明作进一步描述：

图1为现有电力通信系统的功能模块示意图。

图2为本发明的2维乘积码的构造示意图。

图3为本发明的3维乘积码的构造示意图。

图4为本发明的基本编码单元，即1维BCH编码的功能框图。

图5为本发明的迭代译码原理框图。

图6为本发明的1维迭代译码原理框图。

图7为本发明的译码器的电路方框图。

具体实施方式

实施例：参照图1所示，本发明提供了一种电力线通信信道编译码方法，其包括：

第二步：构造三维乘积码，在X、Y和Z轴分别选择3个不同的BCH编码，即在X轴上是k1个信息比特，编码后码长n1；Y轴上是k2个信息比特，编码后码长n2；Z轴上是k3个信息比特，编码后码长n3；其中BCH编码是在信息比特后加上编码产生的校验比特，如图2-3所示；

第三步：对于所有输入[k1][t2][t3](t2＝1∶k2和t3＝1∶k3)，进行1维缩短的BCH(n1，k1)编码；当输入[k1][k2][k3]比特，则输出[n1][k2][k3]比特，如图4所示；

申请人为便于清楚说明本发明的工作原理，特举例将输入数据按3维阵列中[k1][k2][k3]排列，k1＝6、k2＝8和k3＝6，采用的3个1维BCH码的构造为：

X轴，缩短1的BCH(15，7)，输入k1＝6bits和输出n1＝14bits；

Y轴：通过缩短3的BCH(15，11)，输入k2＝8bits和输出n2＝12bits；

Z轴：缩短1的BCH(15，7)，输入k3＝6bits和输出n3＝14bits。

整体的输入比特数是6＊8＊6，输出比特数是14＊12＊14，编码率为0.1224。

BCH(15，7)的生成矩阵是：

\begin{matrix} 1 & 0 & 0 & 0 & 0 & 0 & 0 & 1 & 1 & 1 & 0 & 1 & 0 & 0 & 0 \\ 0 & 1 & 0 & 0 & 0 & 0 & 0 & 0 & 1 & 1 & 1 & 0 & 1 & 0 & 0 \\ 0 & 0 & 1 & 0 & 0 & 0 & 0 & 0 & 0 & 1 & 1 & 1 & 0 & 1 & 0 \\ 0 & 0 & 0 & 1 & 0 & 0 & 0 & 0 & 0 & 0 & 1 & 1 & 1 & 0 & 1 \\ 0 & 0 & 0 & 0 & 1 & 0 & 0 & 1 & 1 & 1 & 0 & 0 & 1 & 1 & 0 \\ 0 & 0 & 0 & 0 & 0 & 1 & 0 & 0 & 1 & 1 & 1 & 0 & 0 & 1 & 1 \\ 0 & 0 & 0 & 0 & 0 & 0 & 1 & 1 & 1 & 0 & 1 & 0 & 0 & 0 & 1 \end{matrix}

BCH(15，11)的生成矩阵是：

\begin{matrix} 1 & 0 & 0 & 0 & 0 & 0 & 0 & 0 & 0 & 0 & 0 & 1 & 0 & 0 & 1 \\ 0 & 1 & 0 & 0 & 0 & 0 & 0 & 0 & 0 & 0 & 0 & 1 & 1 & 0 & 1 \\ 0 & 0 & 1 & 0 & 0 & 0 & 0 & 0 & 0 & 0 & 0 & 1 & 1 & 1 & 1 \end{matrix}

\begin{matrix} 0 & 0 & 0 & 1 & 0 & 0 & 0 & 0 & 0 & 0 & 0 & 1 & 1 & 1 & 0 \\ 0 & 0 & 0 & 0 & 1 & 0 & 0 & 0 & 0 & 0 & 0 & 0 & 1 & 1 & 1 \\ 0 & 0 & 0 & 0 & 0 & 1 & 0 & 0 & 0 & 0 & 0 & 1 & 0 & 1 & 0 \\ 0 & 0 & 0 & 0 & 0 & 0 & 1 & 0 & 0 & 0 & 0 & 0 & 1 & 0 & 1 \\ 0 & 0 & 0 & 0 & 0 & 0 & 0 & 1 & 0 & 0 & 0 & 1 & 0 & 1 & 1 \\ 0 & 0 & 0 & 0 & 0 & 0 & 0 & 0 & 1 & 0 & 0 & 1 & 1 & 0 & 0 \\ 0 & 0 & 0 & 0 & 0 & 0 & 0 & 0 & 0 & 1 & 0 & 0 & 1 & 1 & 0 \\ 0 & 0 & 0 & 0 & 0 & 0 & 0 & 0 & 0 & 0 & 1 & 0 & 0 & 1 & 1 \end{matrix}

校验矩阵可以据此构造。

如图5所示，为进一步阐述第六步的内容，补充如下：

为了提高产品译码器的性能，采用了缩短BCH译码的最大似然迭代的软判决译码算法。如图5所示，和编码方式相对应，3维乘积码译码的基本电路是1维BCH译码单元。3维译码电路先对所有接受的信息比特进行1维译码，(例如从X轴方向开始)。1维译码所产生的外部可能性信息用于Y轴和Z轴的1维译码。同时Y域译码所产生的外部可能性信息用于Z轴和下一次X轴的1维译码。在文档中，可称一次3维译码(包括X轴，Y轴，和Z轴的译码)过程为一次迭代。每一次迭代包括3次1维译码。译码器的输入块包括前2级迭代的外部信息(extrinsic information)输入和接收的信道软输入信号。前2级迭代的外部信息输入用参数a[n]和a[n]分别加权。每次迭代参数可以更改。如图6所示，软判决输出(后验信息，用对数似然比表示)减去输入的信道输入及外部输入得到本级迭代得输出，作为下2级迭代的外部信息的输入。经过多次迭代译码，译码的错误率越来越低。在预定的迭代次数达到之后，某次1维译码的硬判决输出就是3维乘积码译码输出。

译码模块包括控制电路、核心译码电路、输入和工作缓存、用于保存前次及再前次译码输出的外部可靠性信息的缓存A及B。为了降低功耗，在译码设计中还使用提前中止技术(early stop)。如果译码器的输出符合提前中止条件，即使预设的迭代次数还没有到，译码的过程将被提前停止以降低功耗。

3维译码过程的伪代码表示：

同理为实施上述实施例中的方法，本发明还提供了一种电力线通信信道编译码系统，其包括由一维BCH编码单元构成的3维编码器、和译码器，其中一维BCH编码单元包括一维BCH编码电路和编码缓存，如图4所示。其中编码和译码方法参照前述实施例的方法。

如图7所示，译码器包括控制电路、解码电路、与解码电路输入相连的输入缓存、与解码电路双向相连的工作缓存、用于保存前次及再前次译码输出的外部可靠性信息缓存A和B、与解码电路输出相连的输出缓存、输入分别与输出缓存和解码电路相连且输出则与控制电路相连的提前终止控制。其中外部可靠性信息缓存A和B的输入与解码电路的输出相连，而输出则与解码电路的输入相连；提前终止控制用于降低功耗，即译码器的输出如符合提前中止条件，即使预设的迭代次数还没有到，译码的过程将被提前停止以降低功耗。

当然上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明主要技术方案的精神实质所做的等效变换或修饰，都应涵盖在本发明的保护范围之内。

Claims

1.一种电力线通信信道编译码方法，其特征在于其包括：

第二步：构造三维乘积码，在X、Y和Z轴分别选择3个不同的BCH码，即在X轴上是k1个信息比特，编码后码长n1；Y轴上是k2个信息比特，编码后码长n2；Z轴上是k3个信息比特，编码后码长n3；

2.根据权利要求1所述的一种电力线通信信道编译码方法，其特征在于：其进一步包括直接序列扩频方法。

3.根据权利要求2所述的一种电力线通信信道编译码方法，其特征在于：所述BCH编码是在信息比特后加上编码产生的校验比特。

4.根据权利要求3所述的一种电力线通信信道编译码方法，其特征在于：所述第六步包括译码器的输入包括前2级迭代的外部信息输入、和接收的信道软输入信号。

5.一种电力线通信信道编译码系统，其特征在于其包括：由一维BCH编码单元构成的3维编码器、和译码器，其中3维编码器在X、Y和Z轴分别选择3个不同的BCH编码，即在X轴上是k1个信息比特，编码后码长n1；Y轴上是k2个信息比特，编码后码长n2；Z轴上是k3个信息比特，编码后码长n3，而译码器包括控制电路、解码电路、与解码电路输入相连的输入缓存、与解码电路双向相连的工作缓存、用于保存前次及再前次译码输出的外部可靠性信息缓存A和B、与解码电路输出相连的输出缓存、输入分别与输出缓存和解码电路相连且输出则与控制电路相连的提前终止控制。