CN103544062B - 处理器的处理方法和装置 - Google Patents

Abstract

本发明提供一种处理器的处理方法和装置，该方法包括：获取每个CPU的当前负载数据，并从每个CPU的当前负载数据中获取第一负载数据，第一负载数据大于当前负载数据中除第一负载数据的其他当前负载数据；根据第一负载数据以及预先配置的CPU的处理策略，对每个CPU进行动态调频和/或调压处理；获取DDRC的数据负载和指令负载，并根据数据负载、指令负载以及预先配置的DDRC的处理策略，对DDRC进行动态调频和/或调压处理。

Description

处理器的处理方法和装置

技术领域

本发明涉及通信技术，尤其涉及一种处理器的处理方法和装置。

背景技术

现有技术中，动态调频调压（Dynamic Voltage Frequency Scaling；简称：DVFS）是指根据芯片负载的情况，自适应地调节该芯片运行时的电压和频率。例如：在处理器的负载低的阶段，调低电压和频率以降低功耗；在处理器的负载高的阶段，调高电压和频率以提高性能。

目前，处理器进行DVFS的主要方式为：处理器的各架构事件经由推入总线机制被链接在一起，其中，架构事件可以为：中央处理器（Central Processing Unit；简称：CPU）、高速缓存或者双数据内存控制器（Dual Data RAM Controller；简称：DDRC）。然后由推入总线收集各个架构事件的监控数据，并将该些监控数据发送给功率控制单元，以使得功率控制单元根据所有的监控数据，获取该处理器的负载情况。最后，根据该处理器的负载情况，对处理器进行DVFS。

但是，由于所有架构事件的监控数据均是串行给功率控制单元的，且只有在获取所有架构事件的监控数据后，才能对处理器进行DVFS，因此，造成对处理器进行DVFS的效率不高。

发明内容

本发明提供一种处理器的处理方法和装置，用于解决现有技术中处理器进行DVFS的效率不高的问题。

本发明的第一方面是提供一种处理器的处理方法，包括：

获取每个CPU的当前负载数据，并从所述每个CPU的当前负载数据中获取第一负载数据，所述第一负载数据大于所述当前负载数据中除所述第一负载数据的其他当前负载数据；

根据所述第一负载数据以及预先配置的CPU的处理策略，对所述每个CPU进行动态调频和/或调压处理；

获取DDRC的数据负载和指令负载，并根据所述数据负载、指令负载以及预先配置的DDRC的处理策略，对所述DDRC进行动态调频和/或调压处理。

在第一方面的第一种可能的实现方式中，所述获取每个CPU的当前负载数据，包括：

对于所述每个CPU，分别采集所述CPU的当前数据流和指令流对应的计数器的值，并根据所述CPU的当前数据流和指令流对应的计数器的值，获取所述CPU的当前负载数据；

其中，所述当前负载数据包括指令发射数量和数据访问请求的数量。

结合第一方面或第一方面的第一种可能实现方式，在第一方面的第二种可能的实现方式中，所述根据所述第一负载数据以及预先配置的CPU的处理策略，对所述每个CPU进行动态调频和/或调压处理，包括：

从所述CPU的处理策略中，获取与所述第一负载数据对应的第一上限；

在所述第一负载数据大于所述第一上限时，将第一上限次数加1；

在所述第一上限次数大于或等于所述CPU的处理策略中的向上频点对应的持续次数时，根据所述向上频点，提高所述每个CPU的频率；和/或，在所述第一上限次数大于或等于所述CPU的处理策略中的向上压值对应的持续次数时，根据所述向上压值，提高所述每个CPU的电压。

结合第一方面的第二种可能实现方式，在第一方面的第三种可能的实现方式中，还包括：

在所述第一上限次数大于或等于所述CPU的处理策略中的向上频点对应的持续次数时，根据所述向上频点，提高所述高速缓存的频率；和/或，在所述第一上限次数大于或等于所述CPU的处理策略中的向上压值对应的持续次数时，根据所述向上压值，提高所述高速缓存的电压。

结合第一方面的第二种可能实现方式，在第一方面的第四种可能的实现方式中，还包括：在所述第一负载数据小于或等于所述第一上限时，从所述CPU的处理策略中，获取与所述第一负载数据对应的第一下限；

在所述第一负载数据小于所述第一下限时，将第一下限次数加1；

在所述第一下限次数大于或等于所述CPU的处理策略中的向下频点对应的持续次数时，根据所述向下频点，降低所述每个CPU的频率；和/或，在所述第一下限次数大于或等于所述CPU的处理策略中的向下压值对应的持续次数时，根据所述向下压值，降低所述每个CPU的电压。

结合第一方面的第四种可能实现方式，在第一方面的第五种可能的实现方式中，还包括：

在所述第一下限次数大于或等于所述CPU的处理策略中的向下频点对应的持续次数时，根据所述向下频点，降低高速缓存的频率；和/或，在所述第一下限次数大于或等于所述CPU的处理策略中的向下压值对应的持续次数时，根据所述向下压值，降低所述高速缓存的电压。

结合第一方面，在第一方面的第六种可能的实现方式中，所述根据所述数据负载、指令负载以及预先配置的DDRC的处理策略，对所述DDRC进行动态调频和/或调压处理，包括：

从所述DDRC的处理策略中，获取与所述数据负载对应的第二上限；

在所述数据负载大于所述第二上限时，将第二上限次数加1；

在所述第二上限次数大于或等于所述DDRC的处理策略中的向上频点对应的持续次数时，根据所述向上频点，提高所述DDRC的频率；和/或，在所述第二上限次数大于或等于所述DDRC的处理策略中的向上压值对应的持续次数时，根据所述向上压值，提高所述DDRC的电压。

结合第一方面的第六种可能实现方式，在第一方面的第七种可能的实现方式中，还包括：

在所述数据负载小于或等于所述第二上限时，从所述DDRC的处理策略中，获取与所述指令负载对应的第三上限；

在所述指令负载大于所述第三上限时，将所述第二上限次数加1；

在所述第二上限次数大于或等于所述DDRC的处理策略中的向上频点对应的持续次数时，根据所述向上频点，提高所述DDRC的频率；和/或，在所述第二上限次数大于或等于所述DDRC的处理策略中的向上压值对应的持续次数时，根据所述向上压值，提高所述DDRC的电压。

结合第一方面的第七种可能实现方式，在第一方面的第八种可能的实现方式中，还包括：

在所述指令负载小于或等于所述第三上限时，从所述DDRC的处理策略中，获取与所述数据负载对应的第二下限；

在所述数据负载小于或等于所述第二下限时，从所述DDRC的处理策略中，获取与所述指令负载对应的第三下限；

在所述指令负载小于所述第三下限时，将第二下限次数加1；

在所述第二下限次数大于或等于所述DDRC的处理策略中的向下频点对应的持续次数时，根据所述向下频点，降低所述DDRC的频率；和/或，在所述第二下限次数大于或等于所述DDRC的处理策略中的向下压值对应的持续次数时，根据所述向下压值，降低所述DDRC的电压。

本发明的第二方面是提供一种处理器的处理装置，包括：

获取模块，用于获取每个CPU的当前负载数据，并从所述每个CPU的当前负载数据中获取第一负载数据，所述第一负载数据大于所述当前负载数据中除所述第一负载数据的其他当前负载数据；

CPU处理模块，用于根据所述获取模块获取到的所述第一负载数据以及预先配置的CPU的处理策略，对所述每个CPU进行动态调频和/或调压处理；

所述获取模块还用于获取DDRC的数据负载和指令负载；

DDRC处理模块，用于根据所述获取模块获取到的所述数据负载和指令负载以及预先配置的DDRC的处理策略，对所述DDRC进行动态调频和/或调压处理。

在第二方面的第一种可能的实现方式中，所述获取模块具体用于对于所述每个CPU，分别采集所述CPU的当前数据流和指令流对应的计数器的值，并根据所述CPU的当前数据流和指令流对应的计数器的值，获取所述CPU的当前负载数据；

其中，所述当前负载数据包括指令发射数量和数据访问请求的数量。

结合第二方面或第二方面的第一种可能的实现方式，在第二方面的第二种可能的实现方式中，所述CPU处理模块包括：

上限获取单元，用于从所述CPU的处理策略中，获取与所述第一负载数据对应的第一上限；

判断单元，用于判断所述第一负载数据是否大于所述上限获取单元获取的所述第一上限；

计数单元，用于在所述判断单元判断出所述第一负载数据大于所述第一上限，将第一上限次数加1；

所述判断单元还用于判断所述计数单元计数得到的所述第一上限次数是否大于或等于所述CPU处理策略中的向上频点对应的持续次数；和/或，所述第一上限次数是否大于或等于所述CPU的处理策略中的向上压值对应的持续次数；

CPU处理单元，用于在所述判断单元判断出所述第一上限次数大于或等于所述CPU的处理策略中的向上频点对应的持续次数时，根据所述向上频点，提高所述每个CPU的频率；和/或，在所述判断单元判断出所述第一上限次数大于或等于所述CPU的处理策略中的向上压值对应的持续次数时，根据所述向上压值，提高所述每个CPU的电压。

结合第二方面的第二种可能的实现方式，在第二方面的第三种可能的实现方式中，还包括：

高速缓存处理模块，用于在所述判断单元判断出所述第一上限次数大于或等于所述CPU的处理策略中的向上频点对应的持续次数时，根据所述向上频点，提高所述高速缓存的频率；和/或，在所述判断单元判断出所述第一上限次数大于或等于所述CPU的处理策略中的向上压值对应的持续次数时，根据所述向上压值，提高所述高速缓存的电压。

结合第二方面的第二种可能的实现方式或者第三种可能的实现方式中，在第二方面的第四种可能的实现方式中，所述CPU处理模块还包括：

下限获取单元，用于在所述判断单元判断出所述第一负载数据小于或等于所述第一上限时，从所述CPU的处理策略中，获取与所述第一负载数据对应的第一下限；

所述计数单元还用于在所述判断单元判断出所述第一负载数据小于所述下限获取单元获取到的所述第一下限时，将第一下限次数加1；

所述判断单元还用于判断所述计数单元计数得到的所述第一下限次数是否大于或等于所述CPU的处理策略中的向下频点对应的持续次数；和/或，所述第一下限次数是否大于或等于所述CPU的处理策略中的向下压值对应的持续次数；

所述CPU处理单元还用于在所述判断单元判断出所述第一下限次数大于或等于所述CPU的处理策略中的向下频点对应的持续次数时，根据所述向下频点，降低所述每个CPU的频率；和/或，在所述判断单元判断出所述第一下限次数大于或等于所述CPU的处理策略中的向下压值对应的持续次数时，根据所述向下压值，降低所述每个CPU的电压。

结合第二方面的第四种可能的实现方式中，在第二方面的第五种可能的实现方式中，所述高速缓存处理装置还用于在所述判断单元判断出所述第一下限次数大于或等于所述CPU的处理策略中的向下频点对应的持续次数时，根据所述向下频点，降低高速缓存的频率；和/或，在所述判断单元判断出所述第一下限次数大于或等于所述CPU的处理策略中的向下压值对应的持续次数时，根据所述向下压值，降低高速缓存的电压。

结合第二方面，在第二方面的第六种可能的实现方式中，所述DDRC处理模块包括：

上限获取单元，用于从所述DDRC的处理策略中，获取与所述获取模块获取到的所述数据负载对应的第二上限；

判断单元，用于判断所述数据负载是否大于所述上限获取单元获取到的所述第二上限；

计数单元，用于在所述判断单元判断出所述数据负载大于所述第二上限时，将第二上限次数加1；

所述判断单元还用于判断所述计数单元计数得到的所述第二上限次数是否大于或等于所述DDRC的处理策略中的向上频点对应的持续次数；和/或，所述第二上限次数是否大于或等于所述DDRC的处理策略中的向上压值对应的持续次数；

DDRC处理单元，用于在所述判断单元判断出所述第二上限次数大于或等于所述DDRC的处理策略中的向上频点对应的持续次数时，根据所述向上频点，提高所述DDRC的频率；和/或，在所述判断单元判断出所述第二上限次数大于或等于所述DDRC的处理策略中的向上压值对应的持续次数时，根据所述向上压值，提高所述DDRC的电压。

结合第二方面的第六种可能的实现方式中，在第二方面的第七种可能的实现方式中，所述上限获取单元还用于在所述判断单元判断出所述数据负载小于或等于所述第二上限时，从所述DDRC的处理策略中，获取与所述指令负载对应的第三上限；

所述判断单元还用于判断所述指令负载是否大于所述第三上限；

所述计数单元还用于在所述判断单元判断出所述指令负载大于所述第三上限时，将所述第二上限次数加1；

所述判断单元还用于判断所述第二上限次数是否大于或等于所述DDRC的处理策略中的向上频点对应的持续次数；和/或，所述第二上限次数是否大于或等于所述DDRC的处理策略中的向上压值对应的持续次数；

所述DDRC处理单元还用于在所述判断单元判断出所述第二上限次数大于或等于所述DDRC的处理策略中的向上频点对应的持续次数时，根据所述向上频点，提高所述DDRC的频率；和/或，在所述判断单元判断出所述第二上限次数大于或等于所述DDRC的处理策略中的向上压值对应的持续次数时，根据所述向上压值，提高所述DDRC的电压。

结合第二方面的第七种可能的实现方式中，在第二方面的第八种可能的实现方式中，所述DDRC处理模块还包括：

下限获取单元，用于在所述判断单元判断出所述指令负载小于或等于所述第三上限时，从所述DDRC的处理策略中，获取与所述数据负载对应的第二下限；

所述判断单元还用于判断所述数据负载是否小于或等于所述下限单元获取到的所述第二下限；

所述下限获取单元还用于在所述判断单元判断出所述数据负载小于或等于所述第二下限时，从所述DDRC的处理策略中，获取与所述指令负载对应的第三下限；

所述判断单元用于判断所述指令负载是否小于所述第三下限；

所述计数单元还用于在所述判断单元判断出所述指令负载小于所述第三下限时，将第二下限次数加1；

所述判断单元还用于判断所述第二下限次数是否大于或等于所述DDRC的处理策略中的向下频点对应的持续次数；和/或，所述第二下限次数是否大于或等于所述DDRC的处理策略中的向下压值对应的持续次数；

所述DDRC处理单元还用于在所述判断单元判断出所述第二下限次数大于或等于所述述DDRC的处理策略中的向下频点对应的持续次数时，根据所述向下频点，降低所述DDRC的频率；和/或，在所述判断单元判断出所述第二下限次数大于或等于所述DDRC的处理策略中的向下压值对应的持续次数时，根据所述向下压值，降低所述DDRC的电压。

本发明的技术效果是：通过从获取到的每个CPU的当前负载数据中获取第一负载数据，并根据该第一负载数据以及预先配置的CPU的处理策略，对每个CPU进行调频和/或调压处理；另外，获取DDRC的数据负载和指令负载，并根据该数据负载、指令负载以及预先配置的DDRC的处理策略，对该DDRC进行调频和/或调压处理；由于可以并行对CPU进行调频和/或调压处理和对DDRC进行调频和/或调压处理，从而有效地提高了处理器的调频和/或调压处理效率。

附图说明

图1为本发明处理器的处理方法的一个实施例的流程图；

图2为本发明处理器的处理方法的另一个实施例的流程图；

图3为本发明处理器的处理方法的又一个实施例的流程图；

图4为本发明处理器的处理方法的还一个实施例的流程图；

图5为本发明处理器的处理方法的再一个实施例的流程图；

图6为本发明处理器的处理方法的另一个实施例的流程图；

图7为本发明处理器的处理方法的又一个实施例的流程图；

图8为本发明处理器的处理方法的还一个实施例的流程图；

图9为本发明处理器的处理方法的再一个实施例的流程图；

图10为本发明处理器的处理装置的一个实施例的结构示意图；

图11为本发明处理器的处理装置的另一个实施例的结构示意图；

图12为本发明处理器的处理装置的又一个实施例的结构示意图。

具体实施方式

图1为本发明处理器的处理方法的一个实施例的流程图，如图1所示，本实施例的方法包括：

步骤101、获取每个CPU的当前负载数据，并从每个CPU的当前负载数据中获取第一负载数据，该第一负载数据大于当前负载数据中除该第一负载数据的其他当前负载数据。

在本实施例中，CPU可以为多个。

步骤102、根据该第一负载数据以及预先配置的CPU的处理策略，对每个CPU进行调频和/或调压处理。

步骤103、获取DDRC的数据负载和指令负载，并根据该数据负载、指令负载以及预先配置的DDRC的处理策略，对该DDRC进行调频和/或调压处理。

需要说明的是，由于步骤101和102与步骤103属于并列关系，因此，其实现顺序并不限于上述所示的实施例。

在本实施例中，通过从获取到的每个CPU的当前负载数据中获取第一负载数据，并根据该第一负载数据以及预先配置的CPU的处理策略，对每个CPU进行调频和/或调压处理；另外，获取DDRC的数据负载和指令负载，并根据该数据负载、指令负载以及预先配置的DDRC的处理策略，对该DDRC进行调频和/或调压处理；由于可以并行对CPU进行调频和/或调压处理和对DDRC进行调频和/或调压处理，从而有效地提高了处理器的调频和/或调压处理效率。

图2为本发明处理器的处理方法的另一个实施例的流程图，如图2所示，在上述图1所示实施例的基础上，步骤101的一种具体实现方式为：

步骤101a、对于每个CPU，分别采集CPU的当前数据流和指令流对应的计数器的值，并根据该CPU的当前数据流和指令流对应的计数器的值，获取该CPU的当前负载数据；其中，该当前负载数据包括指令发射数量和数据访问请求的数量。

在本实施例中，举例来说，数据流可以为：“data cache access”；指令流可以为：“instructions coming out of the core renaming stage”。

步骤101b、从每个CPU的当前负载数据中获取第一负载数据，该第一负载数据大于当前负载数据中除该第一负载数据的其他当前负载数据。

在本实施例中，该第一负载数据可以为指令发射数量或者数据访问请求的数量。

图3为本发明处理器的处理方法的又一个实施例的流程图，如图3所示，在上述图1或图2所示实施例的基础上，步骤102的一种具体实现方式为：

步骤102a、从CPU的处理策略中，获取与第一负载数据对应的第一上限；

步骤102b、在第一负载数据大于第一上限时，将第一上限次数加1；

步骤102c、在第一上限次数大于或等于CPU的处理策略中的向上频点对应的持续次数时，根据向上频点，提高每个CPU的频率；和/或，在第一上限次数大于或等于CPU的处理策略中的向上压值对应的持续次数时，根据向上压值，提高每个CPU的电压。

优选地，该方法还可以进一步包括：

步骤104、在第一上限次数大于或等于CPU的处理策略中的向上频点对应的持续次数时，根据向上频点，提高高速缓存的频率；和/或，在第一上限次数大于或等于CPU的处理策略中的向上压值对应的持续次数时，根据向上压值，提高高速缓存的电压。

进一步的，图4为本发明处理器的处理方法的还一个实施例的流程图，在上述图1或图2所示实施的基础上，如图4所示，步骤102的另一种具体实现方式为：

步骤102a、从CPU的处理策略中，获取与第一负载数据对应的第一上限；

步骤102d、在第一负载数据小于或等于第一上限时，从CPU的处理策略中，获取与第一负载数据对应的第一下限；

步骤102e、在第一负载数据小于第一下限时，将第一下限次数加1；

步骤102f、在第一下限次数大于或等于CPU的处理策略中的向下频点对应的持续次数时，根据向下频点，降低每个CPU的频率；和/或，在第一下限次数大于或等于CPU的处理策略中的向下压值对应的持续次数时，根据向下压值，降低每个CPU的电压。

优选地，该方法还可以进一步包括：

步骤105、在第一下限次数大于或等于CPU的处理策略中的向下频点对应的持续次数时，根据向下频点，降低高速缓存的频率；和/或，在第一下限次数大于或等于CPU的处理策略中的向下压值对应的持续次数时，根据向下压值，降低高速缓存的电压。

图5为本发明处理器的处理方法的再一个实施例的流程图，在上述图1至图5任一个实施例的基础上，如图5所示，步骤103的一种具体实现方式为：

步骤103a、从DDRC的处理策略中，获取与数据负载对应的第二上限；

步骤103b、在数据负载大于所述第二上限时，将第二上限次数加1；

步骤103c、在第二上限次数大于或等于DDRC的处理策略中的向上频点对应的持续次数时，根据向上频点，提高DDRC的频率；和/或，在第二上限次数大于或等于DDRC的处理策略中的向上压值对应的持续次数时，根据向上压值，提高DDRC的电压。

进一步的，图6为本发明处理器的处理方法的另一个实施例的流程图，在上述图1至图5任一个实施例的基础上，如图6所示，步骤103的另一种具体实现方式为：

步骤103a、从DDRC的处理策略中，获取与数据负载对应的第二上限；

步骤103d、在数据负载小于或等于第二上限时，从DDRC的处理策略中，获取与指令负载对应的第三上限；

步骤103e、在指令负载大于第三上限时，将第二上限次数加1；

步骤103f、在第二上限次数大于或等于DDRC的处理策略中的向上频点对应的持续次数时，根据向上频点，提高DDRC的频率；和/或，在第二上限次数大于或等于DDRC的处理策略中的向上压值对应的持续次数时，根据向上压值，提高DDRC的电压。

更进一步的，图7为本发明处理器的处理方法的又一个实施例的流程图，在上述图1至图5任一个所示实施例的基础上，如图7所示，步骤103的又一种具体实现方式为：

步骤103a、从DDRC的处理策略中，获取与数据负载对应的第二上限；

步骤103d、在数据负载小于或等于第二上限时，从DDRC的处理策略中，获取与指令负载对应的第三上限；

步骤103g、在指令负载小于或等于第三上限时，从DDRC的处理策略中，获取与数据负载对应的第二下限；

步骤103h、在数据负载小于或等于第二下限时，从DDRC的处理策略中，获取与指令负载对应的第三下限；

步骤103i、在指令负载小于第三下限时，将第二下限次数加1；

步骤103j、在第二下限次数大于或等于DDRC的处理策略中的向下频点对应的持续次数时，根据向下频点，降低DDRC的频率；和/或，在第二下限次数大于或等于DDRC的处理策略中的向下压值对应的持续次数时，根据向下压值，降低DDRC的电压。

举例来说，图8为本发明处理器的处理方法的还一个实施例的流程图，如图8所示，在上述图1或图2所示实施例的基础上，以调频为例，详细介绍本实施例的技术方法，步骤102包括：

步骤201、从该CPU的处理策略中，获取与该第一负载数据对应的第一上限。

步骤202、判断该第一负载数据是否大于该第一上限，若大于，则执行步骤203；若小于或等于，则执行步骤207。

步骤203、将第一上限次数加1。

在本实施例中，初始时，第一上限次数为0。

步骤204、判断第一上限次数是否大于或等于该CPU的处理策略中的向上频点对应的持续次数；若大于或等于，则执行步骤205；若小于，则结束。

步骤205、根据该向上频点，提高每个CPU的频率。

步骤206、将第一上限次数清零，结束。

步骤207、从该CPU的处理策略中，获取与该第一负载数据对应的第一下限。

步骤208、判断该第一负载数据是否小于该第一下限，若小于，则执行步骤209；若大于或等于，则结束。

步骤209、将第一下限次数加1。

在本实施例中，初始时，该第一下限次数为0。

步骤210、判断第一下限次数是否大于或等于该CPU的处理策略中的向下频点对应的持续次数；若大于或等于，则执行步骤211；若小于，则结束。

步骤211、根据该向下频点，降低每个CPU的频率。

步骤212、将该第一下限次数清零，结束。

举例来说，图9为本发明处理器的处理方法的再一个实施例的流程图，在上述图1所示实施例的基础上，以调频为例，详细介绍本实施例的技术方案，如图9所示，步骤103包括：

步骤301、获取DDRC的数据负载和指令负载。

步骤302、从该DDRC的动态调频策略中，获取与该数据负载对应的第二上限。

步骤303、判断该数据负载是否大于该第二上限，若大于，则执行步骤304；若小于或等于，则执行步骤308。

步骤304、将第二上限次数加1。

在本实施例中，初始时，该第二上限次数为0。

步骤305、判断该第二上限次数是否大于或等于该DDRC的处理策略中的向上频点对应的持续次数；若大于或等于，则执行步骤306；若小于，则结束。

步骤306、根据该向上频点，提高该DDRC的频率。

步骤307、将第二上限次数清零，结束。

步骤308、从该DDRC的处理策略中，获取与该指令负载对应的第三上限。

步骤309、判断该指令负载是否大于该第三上限，若大于，则执行步骤304；若小于或等于，则执行步骤310。

步骤310、从该DDRC的处理策略中，获取与该数据负载对应的第二下限。

步骤311、判断该数据负载是否小于或等于该第二下限，若小于或等于，则执行步骤312；若大于，则结束。

步骤312、从该DDRC的处理策略中，获取与该指令负载对应的第三下限。

步骤313、判断该指令负载是否小于第三下限，若小于，则执行步骤314；若大于或等于，则结束。

步骤314、将第二下限次数加1。

步骤315、判断该第二下限次数是否大于或等于该DDRC的处理策略中的向下频点对应的持续时间，若大于或等于，则执行步骤316；若小于，则结束。

步骤316、根据该向下频点，降低该DDRC的频率。

步骤317、将第二下限次数清零。

图10为本发明处理器的处理装置的一个实施例的结构示意图，如图10所示，该装置包括：获取模块11、CPU处理模块12和DDRC处理模块13；其中，获取模块11用于获取每个CPU的当前负载数据，并从每个CPU的当前负载数据中获取第一负载数据，该第一负载数据大于当前负载数据中除该第一负载数据的其他当前负载数据；CPU处理模块12用于根据获取模块11获取到的第一负载数据以及预先配置的CPU的处理策略，对每个CPU进行动态调频和/或调压处理；获取模块11还用于获取DDRC的数据负载和指令负载；DDRC处理模块13用于根据获取模块11获取到的该数据负载和指令负载以及预先配置的DDRC的处理策略，对DDRC进行动态调频和/或调压处理。

本实施例的处理器的处理装置可以执行图1所示方法实施例的基础方案，其实现原理相类似，此处不再赘述。

在本实施例中，通过从获取到的每个CPU的当前负载数据中获取第一负载数据，并根据该第一负载数据以及预先配置的CPU的处理策略，对每个CPU进行调频和/或调压处理；另外，获取DDRC的数据负载和指令负载，并根据该数据负载、指令负载以及预先配置的DDRC的处理策略，对该DDRC进行调频和/或调压处理；由于可以并行对CPU进行调频和/或调压处理和对DDRC进行调频和/或调压处理，从而有效地提高了处理器的调频和/或调压处理效率。

优选地，获取模块11具体用于对于每个CPU，分别采集CPU的当前数据流和指令流对应的计数器的值，并根据CPU的当前数据流和指令流对应的计数器的值，获取CPU的当前负载数据；其中，当前负载数据包括指令发射数量和数据访问请求的数量。

图11为本发明处理器的处理装置的另一个实施例的结构示意图，在上述图10所示实施例的基础上，如图11所示，CPU处理模块12包括：上限获取单元121、判断单元122、计数单元123和CPU处理单元124；其中，上限获取单元121用于从CPU的处理策略中，获取与第一负载数据对应的第一上限；判断单元122用于判断第一负载数据是否大于上限获取单元121获取的第一上限；计数单元123用于在判断单元122判断出第一负载数据大于第一上限，将第一上限次数加1；判断单元122还用于判断计数单元123计数得到的第一上限次数是否大于或等于CPU处理策略中的向上频点对应的持续次数；和/或，第一上限次数是否大于或等于CPU的处理策略中的向上压值对应的持续次数；CPU处理单元124用于在判断单元122判断出第一上限次数大于或等于CPU的处理策略中的向上频点对应的持续次数时，根据向上频点，提高每个CPU的频率；和/或，在判断单元122判断出第一上限次数大于或等于CPU的处理策略中的向上压值对应的持续次数时，根据向上压值，提高每个CPU的电压。

进一步的，该装置还可以包括：高速缓存处理模块14用于在判断单元122判断出第一上限次数大于或等于CPU的处理策略中的向上频点对应的持续次数时，根据向上频点，提高高速缓存的频率；和/或，在判断单元判断出第一上限次数大于或等于CPU的处理策略中的向上压值对应的持续次数时，根据向上压值，提高高速缓存的电压。

更进一步的，该CPU处理模块12还包括：下限获取单元125，用于在判断单元122判断出第一负载数据小于或等于第一上限时，从CPU的处理策略中，获取与第一负载数据对应的第一下限；

则计数单元123还用于在判断单元122判断出第一负载数据小于下限获取单元125获取到的第一下限时，将第一下限次数加1；判断单元122还用于判断计数单元123计数得到的第一下限次数是否大于或等于CPU的处理策略中的向下频点对应的持续次数；和/或，第一下限次数是否大于或等于CPU的处理策略中的向下压值对应的持续次数；CPU处理单元124还用于在判断单元122判断出第一下限次数大于或等于CPU的处理策略中的向下频点对应的持续次数时，根据向下频点，降低每个CPU的频率；和/或，在判断单元122判断出第一下限次数大于或等于CPU的处理策略中的向下压值对应的持续次数时，根据向下压值，降低每个CPU的电压。

更进一步的，高速缓存处理模块14还用于在判断单元122判断出第一下限次数大于或等于CPU的处理策略中的向下频点对应的持续次数时，根据向下频点，降低高速缓存的频率；和/或，在判断单元122判断出第一下限次数大于或等于CPU的处理策略中的向下压值对应的持续次数时，根据向下压值，降低高速缓存的电压。

图12为本发明处理器的处理装置的又一个实施例的结构示意图，在上述图10或图11所示实施例的基础上，如图12所示，DDRC处理模块13包括：上限获取单元131、判断单元132、计数单元133和DDRC处理单元134；其中，上限获取单元131用于从DDRC的处理策略中，获取与获取模块11获取到的数据负载对应的第二上限；判断单元132用于判断数据负载是否大于上限获取单元131获取到的第二上限；计数单元133用于在判断单元132判断出数据负载大于所述第二上限时，将第二上限次数加1；判断单元132还用于判断计数单元133计数得到的第二上限次数是否大于或等于DDRC的处理策略中的向上频点对应的持续次数；和/或，第二上限次数是否大于或等于DDRC的处理策略中的向上压值对应的持续次数；DDRC处理单元134用于在判断单元132判断出第二上限次数大于或等于DDRC的处理策略中的向上频点对应的持续次数时，根据向上频点，提高DDRC的频率；和/或，在判断单元132判断出第二上限次数大于或等于DDRC的处理策略中的向上压值对应的持续次数时，根据向上压值，提高DDRC的电压。

进一步的，上限获取单元131还用于在判断单元132判断出数据负载小于或等于第二上限时，从DDRC的处理策略中，获取与指令负载对应的第三上限；判断单元132还用于判断指令负载是否大于所述第三上限；计数单元133还用于在判断单元132判断出指令负载大于第三上限时，将第二上限次数加1；判断单元132还用于判断第二上限次数是否大于或等于DDRC的处理策略中的向上频点对应的持续次数；和/或，第二上限次数是否大于或等于DDRC的处理策略中的向上压值对应的持续次数；DDRC处理单元134还用于在判断单元132判断出第二上限次数大于或等于DDRC的处理策略中的向上频点对应的持续次数时，根据向上频点，提高DDRC的频率；和/或，在判断单元132判断出第二上限次数大于或等于DDRC的处理策略中的向上压值对应的持续次数时，根据向上压值，提高DDRC的电压。

更进一步的，DDRC处理模块还包括：下限获取单元135用于在判断单元132判断出指令负载小于或等于第三上限时，从DDRC的处理策略中，获取与数据负载对应的第二下限；判断单元132还用于判断数据负载是否小于或等于下限单元135获取到的第二下限；下限获取单元135还用于在判断单元132判断出数据负载小于或等于第二下限时，从DDRC的处理策略中，获取与指令负载对应的第三下限；判断单元132用于判断指令负载是否小于第三下限；计数单元133还用于在判断单元132判断出指令负载小于第三下限时，将第二下限次数加1；判断单元132还用于判断第二下限次数是否大于或等于所述述DDRC的处理策略中的向下频点对应的持续次数；和/或，所述第二下限次数是否大于或等于DDRC的处理策略中的向下压值对应的持续次数；DDRC处理单元134还用于在判断单元132判断出第二下限次数大于或等于DDRC的处理策略中的向下频点对应的持续次数时，根据向下频点，降低DDRC的频率；和/或，在判断单元132判断出第二下限次数大于或等于DDRC的处理策略中的向下压值对应的持续次数时，根据向下压值，降低DDRC的电压。

本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一计算机可读取存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (16)

1.一种处理器的处理方法，其特征在于，包括：

获取每个CPU的当前负载数据，并从所述每个CPU的当前负载数据中获取第一负载数据，所述第一负载数据大于所述当前负载数据中除所述第一负载数据的其他当前负载数据；

根据所述第一负载数据以及预先配置的CPU的处理策略，对所述每个CPU进行动态调频和/或调压处理；

获取DDRC的数据负载和指令负载，并根据所述数据负载、指令负载以及预先配置的DDRC的处理策略，对所述DDRC进行动态调频和/或调压处理；

所述根据所述数据负载、指令负载以及预先配置的DDRC的处理策略，对所述DDRC进行动态调频和/或调压处理，包括：

从所述DDRC的处理策略中，获取与所述数据负载对应的第二上限；

在所述数据负载小于或等于所述第二上限时，从所述DDRC的处理策略中，获取与所述指令负载对应的第三上限；

在所述指令负载大于所述第三上限时，将第二上限次数加1；

在所述第二上限次数大于或等于所述DDRC的处理策略中的向上频点对应的持续次数时，根据所述向上频点，提高所述DDRC的频率；和/或，在所述第二上限次数大于或等于所述DDRC的处理策略中的向上压值对应的持续次数时，根据所述向上压值，提高所述DDRC的电压。

2.根据权利要求1所述的处理器的处理方法，其特征在于，所述获取每个CPU的当前负载数据，包括：

对于所述每个CPU，分别采集所述CPU的当前数据流和指令流对应的计数器的值，并根据所述CPU的当前数据流和指令流对应的计数器的值，获取所述CPU的当前负载数据；

其中，所述当前负载数据包括指令发射数量和数据访问请求的数量。

3.根据权利要求1或2所述的处理器的处理方法，其特征在于，所述根据所述第一负载数据以及预先配置的CPU的处理策略，对所述每个CPU进行动态调频和/或调压处理，包括：

从所述CPU的处理策略中，获取与所述第一负载数据对应的第一上限；

在所述第一负载数据大于所述第一上限时，将第一上限次数加1；

在所述第一上限次数大于或等于所述CPU的处理策略中的向上频点对应的持续次数时，根据所述向上频点，提高所述每个CPU的频率；和/或，在所述第一上限次数大于或等于所述CPU的处理策略中的向上压值对应的持续次数时，根据所述向上压值，提高所述每个CPU的电压。

4.根据权利要求3所述的处理器的处理方法，其特征在于，还包括：

在所述第一上限次数大于或等于所述CPU的处理策略中的向上频点对应的持续次数时，根据所述向上频点，提高高速缓存的频率；和/或，在所述第一上限次数大于或等于所述CPU的处理策略中的向上压值对应的持续次数时，根据所述向上压值，提高所述高速缓存的电压。

5.根据权利要求3所述的处理器的处理方法，其特征在于，还包括：

在所述第一负载数据小于或等于所述第一上限时，从所述CPU的处理策略中，获取与所述第一负载数据对应的第一下限；

在所述第一负载数据小于所述第一下限时，将第一下限次数加1；

在所述第一下限次数大于或等于所述CPU的处理策略中的向下频点对应的持续次数时，根据所述向下频点，降低所述每个CPU的频率；和/或，在所述第一下限次数大于或等于所述CPU的处理策略中的向下压值对应的持续次数时，根据所述向下压值，降低所述每个CPU的电压。

6.根据权利要求5所述的处理器的处理方法，其特征在于，还包括：

在所述第一下限次数大于或等于所述CPU的处理策略中的向下频点对应的持续次数时，根据所述向下频点，降低高速缓存的频率；和/或，在所述第一下限次数大于或等于所述CPU的处理策略中的向下压值对应的持续次数时，根据所述向下压值，降低所述高速缓存的电压。

7.根据权利要求1所述的处理器的处理方法，其特征在于，还包括：

从所述DDRC的处理策略中，获取与所述数据负载对应的第二上限；

在所述数据负载大于所述第二上限时，将所述第二上限次数加1；

在所述第二上限次数大于或等于所述DDRC的处理策略中的向上频点对应的持续次数时，根据所述向上频点，提高所述DDRC的频率；和/或，在所述第二上限次数大于或等于所述DDRC的处理策略中的向上压值对应的持续次数时，根据所述向上压值，提高所述DDRC的电压。

8.根据权利要求1所述的处理器的处理方法，其特征在于，还包括：

在所述指令负载小于或等于所述第三上限时，从所述DDRC的处理策略中，获取与所述数据负载对应的第二下限；

在所述数据负载小于或等于所述第二下限时，从所述DDRC的处理策略中，获取与所述指令负载对应的第三下限；

在所述指令负载小于所述第三下限时，将第二下限次数加1；

在所述第二下限次数大于或等于所述DDRC的处理策略中的向下频点对应的持续次数时，根据所述向下频点，降低所述DDRC的频率；和/或，在所述第二下限次数大于或等于所述DDRC的处理策略中的向下压值对应的持续次数时，根据所述向下压值，降低所述DDRC的电压。

9.一种处理器的处理装置，其特征在于，包括：

获取模块，用于获取每个CPU的当前负载数据，并从所述每个CPU的当前负载数据中获取第一负载数据，所述第一负载数据大于所述当前负载数据中除所述第一负载数据的其他当前负载数据；

CPU处理模块，用于根据所述获取模块获取到的所述第一负载数据以及预先配置的CPU的处理策略，对所述每个CPU进行动态调频和/或调压处理；

所述获取模块还用于获取DDRC的数据负载和指令负载；

DDRC处理模块，用于根据所述获取模块获取到的所述数据负载和指令负载以及预先配置的DDRC的处理策略，对所述DDRC进行动态调频和/或调压处理；所述DDRC处理模块包括：

上限获取单元，用于从所述DDRC的处理策略中，获取与所述获取模块获取到的所述数据负载对应的第二上限；

判断单元，用于判断所述数据负载是否大于所述上限获取单元获取到的所述第二上限；

所述上限获取单元还用于在所述判断单元判断出所述数据负载小于或等于所述第二上限时，从所述DDRC的处理策略中，获取与所述指令负载对应的第三上限；

所述判断单元还用于判断所述指令负载是否大于所述第三上限；

计数单元，用于在所述判断单元判断出所述指令负载大于所述第三上限时，将所述第二上限次数加1；

所述判断单元还用于判断所述第二上限次数是否大于或等于所述DDRC的处理策略中的向上频点对应的持续次数；和/或，所述第二上限次数是否大于或等于所述DDRC的处理策略中的向上压值对应的持续次数；

DDRC处理单元，用于在所述判断单元判断出所述第二上限次数大于或等于所述DDRC的处理策略中的向上频点对应的持续次数时，根据所述向上频点，提高所述DDRC的频率；和/或，在所述判断单元判断出所述第二上限次数大于或等于所述DDRC的处理策略中的向上压值对应的持续次数时，根据所述向上压值，提高所述DDRC的电压。

10.根据权利要求9所述的处理器的处理装置，其特征在于，所述获取模块具体用于对于所述每个CPU，分别采集所述CPU的当前数据流和指令流对应的计数器的值，并根据所述CPU的当前数据流和指令流对应的计数器的值，获取所述CPU的当前负载数据；

其中，所述当前负载数据包括指令发射数量和数据访问请求的数量。

11.根据权利要求9或10所述的处理器的处理装置，其特征在于，所述CPU处理模块包括：

上限获取单元，用于从所述CPU的处理策略中，获取与所述第一负载数据对应的第一上限；

判断单元，用于判断所述第一负载数据是否大于所述上限获取单元获取的所述第一上限；

计数单元，用于在所述判断单元判断出所述第一负载数据大于所述第一上限，将第一上限次数加1；

所述判断单元还用于判断所述计数单元计数得到的所述第一上限次数是否大于或等于所述CPU处理策略中的向上频点对应的持续次数；和/或，所述第一上限次数是否大于或等于所述CPU的处理策略中的向上压值对应的持续次数；

CPU处理单元，用于在所述判断单元判断出所述第一上限次数大于或等于所述CPU的处理策略中的向上频点对应的持续次数时，根据所述向上频点，提高所述每个CPU的频率；和/或，在所述判断单元判断出所述第一上限次数大于或等于所述CPU的处理策略中的向上压值对应的持续次数时，根据所述向上压值，提高所述每个CPU的电压。

12.根据权利要求11所述的处理器的处理装置，其特征在于，还包括：

高速缓存处理模块，用于在所述判断单元判断出所述第一上限次数大于或等于所述CPU的处理策略中的向上频点对应的持续次数时，根据所述向上频点，提高高速缓存的频率；和/或，在所述判断单元判断出所述第一上限次数大于或等于所述CPU的处理策略中的向上压值对应的持续次数时，根据所述向上压值，提高所述高速缓存的电压。

13.根据权利要求12所述的处理器的处理装置，其特征在于，所述CPU处理模块还包括：

下限获取单元，用于在所述判断单元判断出所述第一负载数据小于或等于所述第一上限时，从所述CPU的处理策略中，获取与所述第一负载数据对应的第一下限；

所述计数单元还用于在所述判断单元判断出所述第一负载数据小于所述下限获取单元获取到的所述第一下限时，将第一下限次数加1；

所述判断单元还用于判断所述计数单元计数得到的所述第一下限次数是否大于或等于所述CPU的处理策略中的向下频点对应的持续次数；和/或，所述第一下限次数是否大于或等于所述CPU的处理策略中的向下压值对应的持续次数；

所述CPU处理单元还用于在所述判断单元判断出所述第一下限次数大于或等于所述CPU的处理策略中的向下频点对应的持续次数时，根据所述向下频点，降低所述每个CPU的频率；和/或，在所述判断单元判断出所述第一下限次数大于或等于所述CPU的处理策略中的向下压值对应的持续次数时，根据所述向下压值，降低所述每个CPU的电压。

14.根据权利要求13所述的处理器的处理装置，其特征在于，所述高速缓存处理模块还用于在所述判断单元判断出所述第一下限次数大于或等于所述CPU的处理策略中的向下频点对应的持续次数时，根据所述向下频点，降低高速缓存的频率；和/或，在所述判断单元判断出所述第一下限次数大于或等于所述CPU的处理策略中的向下压值对应的持续次数时，根据所述向下压值，降低高速缓存的电压。

15.根据权利要求9所述的处理器的处理装置，其特征在于，还包括：

计数单元，用于在所述判断单元判断出所述数据负载大于所述第二上限时，将所述第二上限次数加1；

所述判断单元还用于判断所述计数单元计数得到的所述第二上限次数是否大于或等于所述DDRC的处理策略中的向上频点对应的持续次数；和/或，所述第二上限次数是否大于或等于所述DDRC的处理策略中的向上压值对应的持续次数；

所述DDRC处理单元，还用于在所述判断单元判断出所述第二上限次数大于或等于所述DDRC的处理策略中的向上频点对应的持续次数时，根据所述向上频点，提高所述DDRC的频率；和/或，在所述判断单元判断出所述第二上限次数大于或等于所述DDRC的处理策略中的向上压值对应的持续次数时，根据所述向上压值，提高所述DDRC的电压。

16.根据权利要求9所述的处理器的处理装置，其特征在于，所述DDRC处理模块还包括：

下限获取单元，用于在所述判断单元判断出所述指令负载小于或等于所述第三上限时，从所述DDRC的处理策略中，获取与所述数据负载对应的第二下限；

所述判断单元还用于判断所述数据负载是否小于或等于下限获取单元获取到的所述第二下限；

所述下限获取单元还用于在所述判断单元判断出所述数据负载小于或等于所述第二下限时，从所述DDRC的处理策略中，获取与所述指令负载对应的第三下限；

所述判断单元用于判断所述指令负载是否小于所述第三下限；

所述计数单元还用于在所述判断单元判断出所述指令负载小于所述第三下限时，将第二下限次数加1；

所述判断单元还用于判断所述第二下限次数是否大于或等于所述DDRC的处理策略中的向下频点对应的持续次数；和/或，所述第二下限次数是否大于或等于所述DDRC的处理策略中的向下压值对应的持续次数；

所述DDRC处理单元还用于在所述判断单元判断出所述第二下限次数大于或等于所述述DDRC的处理策略中的向下频点对应的持续次数时，根据所述向下频点，降低所述DDRC的频率；和/或，在所述判断单元判断出所述第二下限次数大于或等于所述DDRC的处理策略中的向下压值对应的持续次数时，根据所述向下压值，降低所述DDRC的电压。