CN103505236B - 用于医疗成像系统的时间至数字转换器 - Google Patents

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Abstract

本发明名称为“用于医疗成像系统的时间至数字转换器”。定时电路（100），包括第一串行化器/解串行化器（SERDES）（110）、第二SERDES（112）和时间戳计算器（140），第一串行化器/解串行化器（SERDES）配置成从成像系统（400）接收并行率时钟信号（204）和系统时钟开始信号（200）并生成第一输出（202），第二SERDES配置成接收基于来自医疗成像系统的输出的停止信号（230）并生成第二输出（232），时间戳计算器配置成利用第一输出和第二输出生成时间戳（250）。

Description

用于医疗成像系统的时间至数字转换器
技术领域
本文描述的主题一般涉及医疗成像系统，更具体地来说涉及医疗成像系统中利用的时间至数字转换器（TDC）。
背景技术
称为“放射性药剂”的放射性示踪剂常常被用来执行医疗成像。随着放射性示踪剂衰变，放射性示踪剂发射正电子。正电子在遇到电子之前行进非常短的距离，并且当发生此情况时，正电子被湮灭，并转换成两个湮灭光子或伽马射线。此湮灭表征以与正电子发射层析（PET）成像系统相关的两个特征。首先，每个伽马射线具有511 keV的能量，以及其次，两个伽马射线指向几乎相反方向。通过确定视场内每个位置处此类湮灭的数量来生成图像。
为了生成图像，至少一种公知的PET成像系统包括检测器环组装件，该检测器环组装件将每个511 keV光子的能量转换成光传感器感测到的闪光（闪烁光子）。吻合检测电路连接到检测器并仅记录位于患者的相反两侧的检测器大约同时检测到的那些光子，称为吻合事件。
为了精确地确定吻合事件和由此获得用于生成图像的有用信息，PET成像系统利用定时电路精确地标识和记录检测器处接收到光子的时间。这些定时电路典型地包括数字计数器和数字计数器锁存器，无论何时，只要检测到光子，这些数字计数器锁存器则同时从数字计数器接收计数信号以及从检测器接收脉冲信号。基于这些计数信号，计数器锁存器利用指示接收到这些脉冲信号所在的时间来有效地对这些脉冲信号标以时间戳，并输出此信息以供PET成像系统在确定吻合事件时使用。但是，公知的定时电路（包括数字计数器）相对复杂且可能导致制造成本上的增加。
发明内容
在一个实施例中，提供一种定时电路。该定时电路包括第一串行化器/解串行化器（SERDES）、第二SERDES和时间戳计算器，第一串行化器/解串行化器（SERDES）配置成从成像系统接收并行率时钟信号和系统时钟开始信号并生成第一输出，第二SERDES配置成接收基于来自医疗成像系统的输出的停止信号和并行率时钟信号并生成第二输出，时间戳计算器配置成利用第一输出和第二输出生成时间戳。还描述一种医疗成像系统和操作定时电路的方法。
在另一个实施例中，提供一种操作包括现场可编程门阵列的成像系统的方法。该方法包括，在第一串行化器/解串行化器（SERDES）接收电路处接收并行率时钟和时间至数字（TDC）开始信号，并使用第一SERDES接收电路生成表示TDC开始信号的前沿（leadingedge）位置的第一并行字，在第二SERDES接收电路处接收并行率时钟和TDC停止信号，并使用第二SERDES接收电路生成表示TDC停止信号的前沿位置的第二并行字，在第一前沿检测电路处接收并行率时钟和TDC开始信号，并生成TDC开始沿已发现信号和表示TDC开始信号中第一非零或第一零比特位置的编码的值，在第二前沿检测电路处接收并行率时钟和TDC停止信号，并生成TDC停止沿已发现信号和表示TDC停止信号中第一非零或第一零比特位置的编码的值，在第一二进制计数器电路处接收并行率时钟、TDC开始沿已发现信号和TDC停止沿已发现信号，并生成表示自激活TDC开始信号起已逝去的并行率时钟周期的数量的二进制计数以生成TDC开始信号转换，在第二二进制计数器电路处接收并行率时钟、TDC停止沿已发现信号，并生成表示自激活TDC停止信号起已逝去的并行率时钟周期的数量的二进制计数以生成TDC停止信号转换，然后从TDC开始信号转换减去TDC停止信号转换以生成时间戳。
在又一个实施例中，提供一种成像系统。该成像系统包括台架支承的多个检测器、耦合到这些检测器的多个采集电路和被利用以对事件检测信号设置时间戳的现场可编程门阵列（FPGA），其中这些采集电路提供事件检测信号。该现场可编程门阵列编程为包括第一串行化器/解串行化器（SERDES）、第二SERDES和时间戳计算器，第一串行化器/解串行化器（SERDES）配置成从成像系统接收并行率时钟信号和系统时钟开始信号并生成第一输出，第二SERDES配置成接收基于来自医疗成像系统的输出的停止信号并生成第二输出，时间戳计算器配置成利用第一输出和第二输出生成时间戳。
附图说明
图1是根据实施例的正电子发射层析（PET）检测器组装件的透视图。
图2是根据实施例形成的检测器单元的透视图。
图3是根据多种实施例形成的时间至数字（TDC）转换器的示意图示。
图4是根据多种实施例形成的示范时钟的示意图示。
图5是根据多种实施例形成的PET系统的示意图。
具体实施方式
当结合附图阅读时，将更好地理解某些实施例的下文详细描述。就附图图示多种实施例的功能模块的示意图而言，这些功能块不一定表示硬件电路之间的划分。因此，例如，这些功能块的其中一个或多个功能块（例如，处理器或存储器）可以在单件硬件（例如通用信号处理器或随机存取存储器块、硬盘等）中实现。相似地，程序可以是单独运行的程序，可以是作为子例行程序并入操作系统中，可以是安装的软件包中的功能等。应该理解，这些多种实施例不限于附图中示出的布置和实现方式。
正如本文所使用的，以词汇“一”开头的单数形式引述的元件或步骤应理解为不排除多个所述元件或步骤，除非是明确地指出了此类排除。而且，对本发明的“一个实施例”的引述无意解释为排除也并入所引述的特征的额外实施例的存在。而且，除非明确地相反陈述，否则“包括”或“具有”含特定属性的一个或多个元件的实施例可以包含不具有该属性的附加元件。
多种实施例提供用于对从成像系统接收的信号设置时间戳的系统和方法。可以使用包括一对串行化器/解串行化器（SERDES）装置的定时电路来执行时间戳设置。在操作中，定时电路配置成确定输入到定时电路的例如开始信号与停止信号之间的时间差。在多种实施例中，这些SERDES装置作为高度可配置的可编程门阵列来实现，下文予以更详细的描述。在操作中，利用一个SERDES和关联的装置标识开始信号的定时值，以及利用第二SERDES和关联的装置来标识停止信号的定时值。然后利用第一定时值和第二定时值来生成时间戳。
多种实施例可以与具有图1透视图中所示的PET检测器组装件20的正电子发射层析（PET）系统中的伽马射线检测器（本文也称为伽马检测器）组合来使用。但是，应该认识到，这些伽马检测器和多种实施例可以在多种不同类型的成像和非成像系统中实现。在图示的实施例中，PET检测器组装件20耦合到包括用于处理接收的信号并对接收的信号设置时间戳的电子器件的定时电路（或组装件）。可以利用定时电路生成的设置时间戳的信号来标识吻合对，然后利用这些吻合对生成图像，正如下文更详细的描述。因此，可以利用PET检测器组装件20来向定时电路100提供信号。
在多种实施例中，PET检测器组装件20包括布置在环中以形成PET检测器组装件20的多个检测器模块22。每个检测器模块22由多个检测器单元24组装。因此，将多个检测器单元24组装以形成单个检测器模块22，以及将多个检测器模块22组装以形成PET检测器组装件20。在一个实施例中，PET检测器组装件20包括耦合在一起以使PET检测器组装件20具有环形状的28个检测器模块22。在一些实施例中，每个检测器模块22包括按4×5矩阵布置的20个检测器单元24。应该认识到，被利用以形成PET检测器组装件20的检测器模块22的数量是示范性的，以及PET检测器组装件20可以具有多于或少于28个的检测器模块22。而且，应该认识到，被利用以形成每个检测器模块22的检测器单元24的数量是示范性的，以及检测器模块22可以具有多于或少于20个的检测器单元24。
图2是可以形成图1所示的检测器模块22的一部分的示范检测器单元24的透视图。在多种实施例中，检测器单元24包括闪烁器块30，闪烁器块30具有沿着x轴和z轴布置的一个或多个闪烁器晶体32。在一个实施例中，闪烁器块30具有按4×9矩阵布置的36个晶体32。但是，应该认识到，闪烁器块30可以具有少于或多于36个的晶体32，以及晶体32可以布置在任何适合尺寸的矩阵中。还应该注意，闪烁器晶体32可以由任何适合的材料形成，尤其例如锗酸铋（BGO）、掺杂铈的镥硅酸钇（LYSO）或硅酸钆（GSO）。
检测器单元24还包括图示为多个光敏传感器的多个光传感器34，这些光传感器可以是感测或检测光或其他电磁能量的任何适合的光检测器。在图示的实施例中，光传感器34是硅光电倍增器（SIPM）。多个光传感器34耦合在与检测器面38相对的闪烁器块30的一端处。应该注意，在一些实施例中，如形成深度互动（DOI）检测器的实施例中，可以在检测器面端上提供反射器或反射材料。
在多种实施例中，检测器单元24在闪烁器块30的每一端上具有按3×6矩阵布置的18个光传感器34。但是，应该认识到，检测器单元24可以具有少于或多于18个的光传感器34，以及光传感器34可以按任何适合尺寸的矩阵布置这些光传感器34。例如，一些实施例包括具有对应的光传感器34的36、54或100个晶体32，它们分别按6×6的矩阵、9×6的矩阵或10×10的矩阵布置。应该注意，在多种实施例中，不提供光传感器34（例如，光敏传感器）和晶体32之间的一对一耦合，从而光传感器34与晶体32之间存在一对多耦合。但是，在其他实施例中，可以提供光传感器34（例如，光敏传感器）和晶体32之间的一对一耦合。而且，光传感器34可以具有不同的尺寸或形状。在一些实施例中，光传感器34大于3×3 mm2。但是，在其他实施例中，可以使用更大或更小的光传感器34，如4×6 mm2的光传感器34。
在一个实施例中，光传感器34是并联连接且在盖格模式下在击穿电压以上操作的雪崩光电二极管。例如，在多种实施例中，光传感器34可以是配置为由硅基材上雪崩光电二极管阵列形成的单光子灵敏装置的SIPM。但是，应该注意，光传感器34可以是任何类型的光传感器，例如任何类型的光敏传感器。
在操作中，闪烁器晶体32将伽马射线撞击闪烁器晶体32沉积的能量转换成可见光（或近UV）光子。然后这些光子被光传感器34转换成电模拟信号。更确切地来说，当伽马射线撞击检测器单元24中的闪烁器32的任何一个时，检测到伽马射线的闪烁器将伽马射线的能量转换成检测器单元24中的光传感器34检测到的可见光。由此，在示范实施例中，每个检测器单元24配置成输出“n”个模拟信号40。
图3是图1所示的定时电路100的示意图。在多种实施例中，定时电路100作为时间至数字转换器（TDC 100）来实现。在图示的实施例中，TDC 100包括第一SERDES接收器110、第二SERDES接收器112、第一前沿检测器120、第二前沿检测器122、并行时钟计数器132、时间戳计算器140、开始信号抖动检测装置150和停止信号均匀性检测装置152。这些电路110、112、120、122、132、140、150和152的每一个均可以在现场可编程门阵列（FPGA）、微电路或其他电子装置（如ASIC）上实现。
在多种实施例中，SERDES接收器110配置成接收串行输入数据流，如开始信号200，并输出并行字，例如其中在具有预定宽度的并行流中输出所有位的输出，如表示开始信号200的前沿位置的开始脉冲202。由此，在图示的实施例中，SERDES接收器110配置为单输入/并行输出（SIPO）装置。
在操作中，利用开始信号200将并行率时钟204上的时间戳设置器复位。相应地，还可以将开始信号200称为复位主信号（reset major）、复位时钟或系统时钟。在图示的实施例中，SERDES接收器110还配置成接收并行率时钟信号204。在多种实施例中，时钟信号204可以使用例如可编程并行率时钟，如图4所示的并行率时钟300来生成。在多种实施例中，时钟300可以作为单相时钟来实现，该单相时钟包括能够以多个频率提供时钟信号的锁相环（PLL）电路302。更确切地来说，单相时钟300是可由操作员配置和/或可重复编程的，以使该单相时钟的周期可以被更改到范围广的多种频率。而且，应该认识到可以复制时钟300以生成附加的时钟。
在操作中，锁相环电路302可重新配置成生成例如N个可变频率的时钟信号，其中N仅受限于PLL能够生成的时钟的数量。所生成的每个时钟信号被PLL设为相位上与最相邻的时钟信号相差360/N度。假如时钟300的每个相位在F-MHz上操作，PLL宏302生成在(F*N) –MHz上操作的时钟。例如，如图4所示，PLL电路302示出为生成四个时钟信号304，其中每个时钟信号304在相位上与最相邻的时钟信号304相差90度。又如，如果操作员将N设为等于8，即，N=8，则PLL电路302将生成8个时钟信号304，其中每个时钟信号304在相位上与最相邻的时钟信号304相差45度。然后将时钟300生成的N相时钟信号304提供到SERDES接收器110。而且，还将时钟300生成的N相时钟信号304提供到第二SERDES接收器112、第一前沿检测器12、第二前沿检测器122和并行时钟计数器132。
在操作中，可以在设置时间戳期间利用N相时钟300的两个沿，从而构建2N相时钟。所生成的每个时钟信号被PLL设为相位上与最相邻的时钟信号相差360/(2*N)度。假如时钟300的每个相位在F-MHz上操作，PLL宏302生成在(F*N*2) –MHz上操作的时钟。然后将时钟300生成的N相时钟信号304的两个沿提供到SERDES接收器110。而且，还将时钟300生成的N相时钟信号304的两个沿提供到第二SERDES接收器112、第一前沿检测器120、第二前沿检测器122和并行时钟计数器132。
再次参考图2，在操作中，并行率时钟信号304起到串行率时钟（例如，开始信号200）的分割（division）的功能。SERDES接收器110配置成利用解串行因数（M），以修改或更改最低有效位（LSB）大小和时间戳。更确切地来说，可以利用并行率时钟信号和解串行因数（M）来更改SERDES接收器110计算时间的次数。
例如，假定利用单相时钟信号304作为输入到SERDES接收器110的并行时钟率204，并将其设为10纳秒（ns），并且假定将SERDES内的解串行因数（M）设为10。相应地，TDC 100起到具有1 ns LSB的时间戳设置器的功能。此外，假定利用单相时钟信号304作为并行时钟率204，并将其设为10 ns，并且假定解串行因数（M）设为20。相应地，TDC 100起到具有500皮秒（ps）LSB的时间戳设置器的功能。相应地，在操作中，利用输入到并行率时钟信号204的单相时钟信号304来设置TDC 100的速度。而且，应该认识到，可以利用N相时钟信号304来复制并行时钟率信号204，以便将多个并行时钟率信号204输入到SERDES接收器110。例如，假定4相时钟信号304是并行时钟率信号204，并被设为10 ns，并且假定解串行因数（M）设为20。相应地，TDC 100将作为具有125 ps LSB的时间戳设置器来操作。由此，在操作中，并行时钟率信号204和解串行因数（M）可以是可调整的，以便增加和/或减小TDC 100的时间戳设置能力，并由此增加和/或减小TDC 100的分辨率。
在多种实施例中，SERDES接收器110起到移位寄存器的功能，在图示的实施例中，其作为FPGA或ASIC来实现。在操作中，因为SERDES接收器110实现为FPGA或ASIC，SERDES接收器110具有提高的能力。例如，SERDES接收器110可配置以调整时钟频率，如上所述。而且，SERDES接收器110可配置以使输入到TDC 100的信号类型匹配。SERDES接收器110可以调节开始信号以移除或过滤质量差的开始信号。而且，SERDES接收器110可以具有可配置的阈值电平，例如，SERDES接收器110识别开始信号200中的1和0所在的阈值电平。相应地，SERDES接收器110可配置以使SERDES接收器110能够执行先前使用常规定时电路所不能的多种操作。更确切地来说，SERDES接收器110起到可配置成在任何数量的时钟频率下操作的SIPO移位寄存器的功能，可计数任何数量的比特，并且可以在前端接受任何类型的信号传输。相应地，可以将SERDES接收器110与例如图3所示的TDC 100的时间戳设置器结合来利用。
现在参考开始信号200来解释TDC 100的操作。在多种实施例中，从SERDES接收器110的输出，例如开始脉冲字202是基于解串行因数（M）设置大小的并行字。例如，假定解串行因数（M）是20，然后对应于输入到SERDES接收器110的每组20比特，SERDES接收器110输出20比特宽的并行字。应该认识可以将解串行因数（M）设为任何值。
然后将开始脉冲202连同并行率时钟信号204一起输入到前沿检测器120。在操作中，前沿检测器120配置成生成开始信号200的开始信号LSB值212。更确切的来说，前沿检测器120配置成例如，检查开始脉冲202和识别串行开始脉冲并行字202内的从0到1位置的转变（对应于活动的低到高的信号）位置或从1到0位置的转变（对应于活动的高到低）位置。相对于开始脉冲202中的互补位，将从0到1或从1到0的转变位置解码成开始信号200的开始信号LSB值212。
例如，假定输入到SERDES接收器110的并行时钟率204设为10 ns，并假定解串行因数（M）为10。相应地，每1 ns，来自开始信号200的一个比特通过移位寄存器，即SERDES接收器110移动。而且，SERDES接收器110每10 ns输出一个10比特字，即开始脉冲字202。在10比特字的至少其中之一某处中，例如开始脉冲字202是从0到1的比特的转变，这指示开始信号200转为活动的时候，或者是从1到0的比特的转变，这指示开始信号200转为不活动的时候。应该认识到，每个开始脉冲字202可以不具有为例如1的LSB。相应地，前沿检测器120配置成分析多个开始脉冲字202以识别开始信号200的开始信号LSB值212。例如，假定SERDES接收器110输出5个开始脉冲202。而且，假定前4个开始脉冲字202是全0。而且，假定第5个开始脉冲字202中的第3个数字识别为从0到1的转变。相应地，前沿检测器120输出“3”的开始信号LSB值212，这指示开始脉冲202的LSB是正在分析的字中的第三个数字。在多种实施例中，将开始信号200的开始信号LSB值212输入到时间戳计算器140和开始信号抖动检测装置150，并予以处理，正如本文描述。
在前沿检测器120识别出开始信号200的开始信号LSB值212之后，假定开始值的开始脉冲MSB值214等于“0”，因为开始信号表示系统时钟，并且将仅具有与系统时钟信号的最小延迟。因此，应该认识到，“0”的开始脉冲MSB值214和“3”的开始脉冲LSB值组合以形成开始信号200的“03”的时间戳。
现在参考停止信号来解释TDC 100的操作。在多种实施例中，SERDES接收器112配置成接收串行输入数据流，如停止信号230，并输出并行字，例如表示停止信号230的前沿位置的停止脉冲字232。由此，在图示的实施例中，SERDES接收器112配置为SIPO装置。在多种实施例中，停止信号230是从医疗成像系统，如图1和图2所示的PET检测器组装件20采集的数据的串行流。但是，应该认识到，可以利用TDC 100来对输入到TDC 100的任何信号设置时间戳和/或确定输入到TDC 100的任何信号之间的时间差，以及从PET检测器组装件20采集的数据流是一个此类信号。相应地，在图示的实施例中，停止信号230表示图2所示的“n”个模拟信号40。在多种实施例中，停止信号230在本文中还可以称为触发脉冲。
如上文描述，SERDES接收器112还配置成在输入204处接收时钟信号。在操作中，SERDES接收器112还配置成利用解串行化因数（M），以修改或更改LSB大小和时间戳。更确切地来说，可以利用并行率时钟信号和解串行因数（M）来更改SERDES接收器112计算时间的次数，正如上文结合SERDES接收器110描述的。相应地，在多种实施例中，与SERDES接收器110相似，SERDES接收器112用于输出停止脉冲字232，停止脉冲字232是基于解串行因数（M）设置大小的并行字。然后将停止脉冲字232连同并行率时钟信号204一起输入到前沿检测器122。在操作中，前沿检测器122配置成生成停止信号230的时间戳的LSB。
更确切的来说，前沿检测器122配置成例如，检查停止脉冲232和识别串行停止脉冲字232内的第一个非零（对应于活动的低到高的信号）或第一个非1（对应于活动的高到低）位置。相对于停止脉冲232中的互补位，将第一个非零或非1比特位置解码成停止信号230的停止信号LSB值240。
在前沿检测器122识别出停止信号230的停止信号LSB值240之后，向并行时钟计数器132传送计数读数信号254。在操作中，并行时钟计数器132配置成确定已识别出哪个字，例如停止脉冲字232为包括停止脉冲LSB位。更确切地来说，如上文描述的，假定并行时钟计数器132每10 ns经由计数读数通道接收到停止脉冲字232。而且，如上文描述的，假定SERDES接收器112输出5个停止脉冲232。而且，假定前4个停止脉冲字232是全0。而且，假定第5个停止脉冲字232中的第3个数字识别为从0到1的转变。相应地，并行时钟计数器132配置成对正在识别的开始脉冲与停止脉冲LSB位之间的停止脉冲字232的数量进行计数。在所描述的示例中，并行时钟计数器132对5个停止脉冲字232计数，其中第5个停止脉冲字232包括由前沿检测器120生成的计数复位信号252识别出的停止脉冲LSB位。相应地，在图示的实施例中，并行时钟计数器132配置成输出“5”的停止脉冲最高有效位（MSB）242，这指示第5个字例如第5个停止脉冲字232识别为具有停止脉冲LSB。因此，应该认识到，“5”的停止脉冲MSB值242和“3”的停止脉冲LSB值240组合以形成停止信号230的“53”的时间戳。在多种实施例中，还将开始脉冲MSB 242输入到时间戳计算器140和停止信号均匀度统计装置152，并予以处理，正如本文描述。
在操作中，时间戳计算器140配置成生成时间戳值250，时间戳值250应用于SERDES接收器112处接收的信号230。例如，在示范实施例中，假定开始信号LSB值212是3，开始信号MSB值214是5，停止信号LSB值240是7，以及停止信号MSB值242是2。相应地，时间戳值250是26，例如53-27。
在操作中，抖动检测装置150配置成提供开始信号200中的抖动或偏移的统计。更确切地来说，在操作中，开始信号200可以随时间推移而变化或具有固有的偏移。例如，假定开始信号200设为按200 ns增量的时间戳。但是，在一些实例中，开始信号200可以在一个转换期间将时间戳设在例如199.9 ns处或在另一个转换期间设在200.1 ns处。相应地，抖动检测装置150配置成监视开始信号200以确定开始信号200是否将时间戳设在所设置的值处。在多种实施例中，如果开始信号200未将时间戳设在所设置的值处，则抖动检测装置150配置成修改或调整开始信号以将时间戳设在设置的值处，正如本文描述。而且，抖动检测装置150可以配置成确定开始信号200与某个随意时间基准是否有一致的偏移。例如，假定开始信号200设为与某个随意时间基准有0 ns偏移来设置时间戳。但是，在一些实例中，开始信号200可以在每个转换期间一致性地按例如0.1 ns偏移设置时间戳。相应地，抖动检测装置150配置成监视开始信号200以确定开始信号200是否将时间戳设在所设置的值处。在多种实施例中，如果开始信号200按具有一致的偏移的值设置时间戳，则抖动检测装置150配置成修改或调整开始信号200以将时间戳设在设置的值处，正如本文描述。
相似地，均匀度检测装置152配置成监视停止信号230。因为在多种实施例中，停止信号230是基于信号40生成的，所以停止信号230的时间戳MSB 242和时间戳LSB 240应该是相对随机的。相应地，在多种实施例中，均匀度检测装置152配置成使用例如多个停止信号230的直方图来监视停止信号230，以确定在200 ns时间期间中每个时间戳处是否记录到事件。
本文描述用于对信号设置时间戳的方法和系统。在多种实施例中，该设备作为使用SERDES通信电路的TDC来实现。使用通信电路的解串行化器功能来及时地定位输入信号的转变。更确切地来说，TDC配置成确定开始信号与停止信号之间的时间差。开始信号和停止信号均被串行输入捕获到SERDES通信电路的解串行化器部分。SERDES通信电路是鲁棒的，并且可以在可编程门阵列中实现。SERDES通信电路的输入的设置时间和保持时间可以在1-2 ps范围内，并且可以使输入强烈地抵制进入亚稳定状态。由此，SERDES通信电路是高度可配置的。
在操作中，为了形成时间戳的LSB，检查解串行化器电路的并行输出，并确定串行流内的0到1转变（对应于活动的低到高的信号）位置或从1到0转变（对应于活动的高到低）位置。相对于并行字中的互补位，将从0到1的转变位置或从1到0的转变位置解码成开始和停止信号的时间戳中的LSB。以算术方式从开始信号的时间戳减去停止信号的时间戳，以确定TDC转换。
为了形成时间戳的MSB，对从开始信号设为活动的低到高（或高到低）转变时起逝去的并行信号率时钟转变的次数计数。使用停止信号产生活动的低到高（或高到低）转变时捕获的此计数来确定开始到停止TDC转换的MSB。将这些MSB与先前描述的LSB组合，以确定完整的时间戳。
输入的解串行率确定TDC功能的LSB精度。例如，可以通过以较高的值运行输入解串行率来实现更小的LSB大小。以此方式，LSB尺寸是在用于实现该方法的装置的极限内可编程的。在多种实施例中，利用每秒1.2千兆位（Gb）解串行率实现833 ps的粗略TDC时间戳。在多种其他实施例中，利用2.0 Gb解串行率实现500 ps的较精细TDC时间戳。
此外，对于甚至更高精度TDC，可以将开始信号与停止信号都输入到多个SERDES电路，其中每个SERDES电路具有阶梯式相位作为时钟输入。相应地，如果利用N个SERDES输入来用于转换，则这样有效地将TDC的精度按N的因数，时钟相位的数量提高。在一个示例中，如果SERDES时钟具有5.0 Gb的波特率，则TDC精度将是200 ps。通过使用4个SERDES输入和4相SERDES时钟，TDC精度将增加到50 ps。
此外，开始输入信号和停止输入信号的电信号传输标准是在用于实现这些方法的装置的极限内可编程的。信号传输可以是单端的，具有晶体管对晶体管逻辑（TTL）或互补对称金属氧化物半导体（CMOS）电压模式信号传输，或信号传输可以是差分的，具有低电压差分信号传输（LVDS）、低电压正发射极耦合逻辑（LVPECL）或电流模式逻辑（CML）电流模式信号传输。在一个实施例中，利用差分LVDS输入电路捕获833 ps的TDC时间戳。在另一个实施例中，利用差分CML输入电路捕获500 ps的TDC时间戳。
此外，开始输入信号和停止输入信号的电信号传输特征是在用于实现该方法的装置的极限内可编程的。信号输入阈值电平和接收均衡电平是可编程的以便使得驱动开始信号和停止信号的装置的输出特征匹配，以及使相应的信号路径的传输线路特征匹配。
而且，如果多个TDC功能使用更大数量的资源在单个可编程门阵列中实现，则可以在单个装置中对多于一个停止信号设置时间戳。此外，可以执行校准以确定和移除由于开始和停止信号输入之间的电子差所导致的偏移。例如，在一个实施例中，如果在TDC转换之后，将开始信号复用到对装置的开始和停止输入中，则结果是开始和停止信号之间的偏移。可以存储此校准结果，并作为校正应用于所有后续TDC转换。在多种实施例中，可以在装置加电时自动地执行校准。在其他实施例中，可以按请求来执行校准。
此外，因为TDC功能是可编程门阵列的一部分，所以可以实时地捕获有关功能的统计。例如，在多种实施例中，可以通过捕获开始信号的连续转换，将其彼此相减，并累计结果的直方图来测量开始信号的周期对周期的抖动，开始信号的周期对周期的抖动是TDC时间戳质量中的重要因素。该直方图的统计分布表示开始信号中的抖动。在其他实施例中，可以在直方图中累计停止信号的连续转换；并且可以分析该直方图来获得如均匀度和丢失TDC码的统计。
图5是可以实现本发明多种实施例的PET系统400的示范实施例的框图。PET系统400包括PET扫描器402和控制图像重构过程的控制器404。控制器404还配置成恢复所基于的定时信息，正如上文更详细描述的，并且可以作为PET定时电路（如图1所示）来实施。控制器404包括操作员工作站410和处理器412。处理器412包括数据采集处理器420和图像重构处理器422。PET扫描器402、操作员工作站410、数据采集处理器420和图像重构处理器422经由通信链路424（例如，串行通信或无线链路）来互连。典型地包括台架（未示出）的PET扫描器402采集扫描数据，并将数据传送到数据采集处理器420。PET扫描器402的操作由操作员工作站410来控制。使用图像重构处理器422来重构数据采集处理器420采集的数据。
PET扫描器402可以使用例如多个检测器环来操作。图10中图示一个此类检测器环，检测器环430，其可以作为PET检测器组装件20（如图1所示）来实施。检测器环430包括中央开口，可以使用例如电动机驱动的检查台将受检者432（例如患者）定位于其中，该电动机驱动的检查台与环430的中心轴对齐。响应从操作员工作站410接收的一个或多个命令，电动机驱动的检查台将受检者432移动到检测器环430的中央开口中。PET扫描器控制器434也称为台架控制器，其在PET扫描器402中提供（例如安装在其中）。PET扫描器控制器434响应通过通信链路424从操作员工作站410接收的命令。因此，PET扫描器402的操作由操作员工作站410通过PET扫描器控制器434来控制。
检测器环430包括用于执行受检者432的PET扫描的多个检测器元件。例如，每个环可以有420个晶体以及扫描器中可以有24个环。当光子与检测器上的晶体碰撞时，光子在晶体上产生闪烁。当发生闪烁事件时，每个光敏传感器在通信线路436上产生模拟信号。在PET扫描器402内提供一组采集电路438以接收这些模拟信号。采集电路438产生指示事件的位置和总能量的数字信号。采集电路438还产生指示检测到闪烁事件的时间的事件检测脉冲。在多种实施例中，使用图1所示的TDC 100来对这些事件检测脉冲设置时间戳。然后将这些设有时间戳的数字信号通过通信链路（例如线缆）传送到数据采集处理器420中的事件定位器电路440。
数据采集处理器420包括事件定位器440、采集CPU 442和吻合检测器444。数据采集处理器420周期性地对采集电路438产生的信号采样。采集CPU 442控制背板总线450上和通信链路424上的通信。事件定位器电路440处理有关每个有效事件的信息，并提供指示检测到的事件的一组数字或值。例如，此信息指示如TDC 100所确定的事件何时发生，以及检测到事件的闪烁晶体的身份。将事件数据分组通过背板总线450传送到吻合检测器444。吻合检测器444从事件定位器电路440接收事件数据分组，并确定任何两个检测到的事件是否吻合。在此上下文中，吻合由多个因素来确定。首先，每个事件数据分组中的时间标记必须在彼此预定的时间期间内，例如6 ns。其次，连接检测到吻合事件的两个检测器的直线形成的LOR必须穿过PET扫描器402的视场。废弃无法成对的事件。将吻合事件对作为吻合数据分组记录，通过通信链路将其传送到图像重构处理器422中的分类器460。
图像重构处理器422包括分类器460、存储器模块462、图像CPU 464、阵列处理器466和背板总线468。分类器460对沿着每个投射射线发生的所有事件计数，并将它们组织成吻合数据集。在一个实施例中，将此数据集组织为数据阵列470，称为窦腔X线照相（sinogram）。将数据阵列470存储在存储器模块462中。背板总线468通过图像CPU 464链接到通信链路424，图像CPU 464控制通过背板总线468的通信。阵列处理器466还连接到背板总线468，作为输入接收数据阵列470，并以图像阵列462的形式重构图像。将所得到的图像阵列472存储在存储器模块462中。
将存储在图像阵列472中的图像通过图像CPU 464传送到操作员工作站410。操作员工作站410包括CPU 480、显示装置482和输入装置484。CPU 480连接到通信链路424，并从输入装置484接收输入（例如用户命令），输入装置484可以是例如，键盘、鼠标或触摸屏。操作员可以通过输入装置484和关联的控制面板开关来控制PET扫描器402的校准、PET扫描器402的配置和为扫描对受检者432进行定位。相似地，操作员还可以使用工作站CPU 480执行的程序来控制所得到的图像在显示装置482上的显示以及执行图像增强功能。
处理器412配置成处理从检测器元件接收的扫描数据。扫描数据包括，例如成像扫描期间处理器412从检测器元件接收的窦腔X线照相和定时信息。在一个实施例中，定时信息是检测器元件检测到湮灭事件中发射的两个光子时所在的时间之差。定时信息可以包括与一对检测器元件检测到的测量的光子事件相关的时间戳信息。时间戳信息是检测器元件检测到每个光子所在的时间，在多种实施例中，时间戳信息包括每个检测器的两个时间，即成对光传感器34（如图2所示）中的每一个检测到相互作用的时间。再者，处理器412配置成处理能量和定时数据，正如本文更详细描述的。可以使用能量和定时信息来执行定时恢复，正如本文描述。
应该注意，多种实施例可以采用硬件、软件或其组合的形式来实现。多种实施例和/或组件（例如本文的模块或组件和控制器）还可以作为一个或多个计算机或处理器的一部分来实现。该计算机或处理器可以包括例如用于访问因特网的计算装置、输入装置或显示单元和接口。该计算机或处理器可以包括微处理器。微处理器可以连接到通信总线。该计算机或处理器还可包括存储器。该存储器可以包括随机存取存储器（RAM）和只读存储器（ROM）。该计算机或处理器还可以包括存储装置，该存储装置可以是硬盘驱动器或如固态硬盘驱动器、光盘驱动器等的可移动存储驱动器。该存储装置还可以是用于将计算机程序或其他指令加载到计算机或处理器的其他相似装置。
如本文使用的，术语“计算机”或“模块”可以包括任何基于处理器或基于微处理器的系统，包括使用微控制器、精简指令集计算机（RISC）、ASIC、逻辑电路和能够执行本文描述的功能的任何其他电路或处理器的系统。上文这些示例仅是示范性的，因此不应以任何形式限制术语“计算机”的定义和/或含义。
该计算机或处理器执行存储在一个或多个存储元件中的指令集，以便处理输入的数据。这些存储元件还可以按期望或需要的存储数据或其他信息。该存储元件可以采用处理机器内的信息源或物理存储器元件的形式。
指令集可以包括指令作为处理机器的计算机或处理器执行如本发明的多种实施例的方法和过程的特定操作的多种命令。该指令集可以采用软件程序的形式。该软件可以采用如系统软件或应用软件的多种形式以及可以作为有形和非临时性计算机可读介质来实施。再者，该软件可以采用单独程序或模块的集合、较大的程序内的程序模块或程序模块的一部分的形式。该软件还可以包括采用面向对象编程的形式编程的模块。该处理机器处理输入的数据可以是响应操作员命令，或响应先前处理的结果，或响应另一个处理机器发出的请求。
正如本文所使用的，术语“软件”和“固件”是可互换的，并且包括存储在存储器中以便被计算机执行的任何计算机程序，存储器包括RAM存储器、ROM存储器、EPROM存储器、EEPROM存储器、和非易失性RAM（NVRAM）存储器。上文的存储器类型仅是示范性的，因此就可用于存储计算机程序的存储器的类型而言，这不是限制。
要理解上文描述应旨在说明，而非限制。例如，上述实施例（和/或其多个方面）可以彼此组合来使用。此外，在不背离本发明范围的前提下可以进行许多修改以调整特定情况或材料来适应这些多种实施例的原理陈述。虽然本文描述的材料的尺寸和类型旨在定义这些多种实施例的参数，但是它们绝对不是限制而仅是示范。在复读上文描述时，本领域技术人员将显见到许多其他实施例。因此，应参考所附权利要求连同此类权利要求覆盖的等效物的完整范围来确定这些多种实施例的范围。在所附权利要求中，术语“包括”和“在其中”用作相应术语“包含”和“其中”的易懂英语对等词。此外，在所附权利要求中，术语“第一”、“第二”和“第三”等只用作标记，而不是意在对它们的对象施加数字要求。此外，所附权利要求的限制并不是按照部件加功能格式编写的，并且不是意在根据美国专利法第112条第六款来解释，除非并直到这类要求权益的限制明确使用词语“用于…的部件”并跟随没有进一步结构的功能陈述。
本文编写的描述使用示例来公开多种实施例，包括最优实施例方式，并且还使本领域技术人员能够实施多种实施例，包括制造和使用任何装置或系统并执行任何并入的方法。这些多种实施例的可专利范围由权利要求定义，并且可以包括本领域技术人员设想的其他示例。如果此类其他示例具有并无不同于权利要求的文字语言的结构元素或此类其他示例包含与权利要求的文字语言无实质性差异的等效结构元素，则此类其他示例应在权利要求的范围内。

Claims (10)

1.一种定时电路，包括：
第一串行化器/解串行化器(SERDES)，其配置成从成像系统接收并行率时钟信号和系统时钟开始信号并生成第一输出；
第二串行化器/解串行化器(SERDES)，其配置成接收基于来自成像系统的输出的停止信号，并生成第二输出；以及
时间戳计算器，其配置成利用所述第一输出和第二输出来生成时间戳。
2.如权利要求1所述的定时电路，还包括：
第一前沿检测器，其配置成接收所述第一输出并确定所述系统时钟信号的至少一个最低有效位；以及
第二前沿检测器，其配置成接收所述第二输出并确定所述停止信号的至少一个最低有效位。
3.如权利要求2所述的定时电路，还包括并行时钟计数器，所述并行时钟计数器配置成确定所述停止信号的至少一个最高有效位，所述时间戳计算器配置成利用所述系统时钟开始信号的所述最低有效位、所述停止信号的所述最低有效位以及所述停止信号的所述最高有效位来生成所述时间戳。
4.如权利要求1所述的定时电路，其中所述第一串行化器/解串行化器(SERDES)和所述第二串行化器/解串行化器(SERDES)包括现场可编程门阵列上编程的单输入并行输出移位寄存器。
5.如权利要求1所述的定时电路，其中所述成像系统包括正电子发射层析(PET)检测器组装件，所述时间戳指示所述正电子发射层析(PET)检测器组装件检测到伽马射线所在的时间。
6.一种操作包括场可编程门阵列的成像系统的方法，所述方法包括：
在第一串行化器/解串行化器(SERDES)接收电路处接收并行率时钟和时间至数字(TDC)开始信号，并使用所述第一串行化器/解串行化器(SERDES)接收电路生成表示所述时间至数字(TDC)开始信号的前沿位置的第一并行字；
在第二串行化器/解串行化器(SERDES)接收电路处接收所述并行率时钟和时间至数字(TDC)停止信号，并使用所述第二串行化器/解串行化器(SERDES)接收电路生成表示所述并行率时钟和时间至数字(TDC)停止信号的前沿位置的第二并行字；
在第一前沿检测电路处接收所述并行率时钟和所述时间至数字(TDC)开始信号，并生成时间至数字(TDC)开始沿已发现信号和表示所述并行率时钟和时间至数字(TDC)开始信号中0到1转变或1到0转变的比特位置的编码的值；
在第二前沿检测电路处接收所述并行率时钟和所述时间至数字(TDC)停止信号，并生成时间至数字(TDC)停止沿已发现信号和表示所述时间至数字(TDC)停止信号中0到1转变或1到0转变的比特位置的编码的值；
在二进制计数器电路处接收所述并行率时钟、所述时间至数字(TDC)停止沿已发现信号，并生成表示所述时间至数字(TDC)开始信号被激活的时间与所述时间至数字(TDC)停止信号被激活的时间之间的并行率时钟周期的数量的二进制计数，以生成时间至数字(TDC)停止信号转换；以及
从所述时间至数字(TDC)开始信号转换减去所述时间至数字(TDC)停止信号转换以生成时间戳。
7.如权利要求6所述的方法，其中所述时间至数字(TDC)停止信号转换是可选择的，并且将并行率时钟和时间至数字(TDC)停止信号转换的数量选为与转换电路的数量匹配。
8.如权利要求6所述的方法，其中选择多个时间至数字(TDC)停止信号转换电路，并在校准期间测量所述时间至数字(TDC)停止转换电路之间的电子偏移，并在后续时间至数字(TDC)停止信号转换期间应用校正。
9.如权利要求6所述的方法，其中所述并行率输入时钟的频率是在操作期间可重新配置的，并且所述频率选为缩放时间至数字(TDC)转换的精度。
10.如权利要求6所述的方法，其中第二串行化器/解串行化器(SERDES)电路串行至并行解串行化因数是在操作期间可重新配置的，并且所述解串行化因数选为缩放所述时间至数字(TDC)转换的精度。
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