CN103454853B - 用于电子束图案化的方法 - Google Patents

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Abstract

一种用于电子束图案化的方法，包括：在衬底上形成导电材料层；在导电材料层上形成底部抗反射涂覆(BARC)层；在BARC层上形成抗蚀剂层；以及将电子束(电子束)引导至感光抗蚀剂层以用于电子束图案化工艺。设计BARC层，使得在电子束图案化工艺期间抗蚀剂层的顶部电势基本为零。

Description

用于电子束图案化的方法
技术领域
本发明总的来说涉及半导体领域，更具体地，涉及用于电子束图案化的方法。
背景技术
半导体集成电路(IC)技术不断地发展到具有更小的特征尺寸和增加密度的电路布局。作为这种不断进步的结果，光刻设备持续地变得更加昂贵和更加复杂。将电子束(或“e-beam”)技术用于图案化衬底。
电子束图案化涉及使用电子束引起介质中变化的工艺。具体地，一些电子束工艺使用电子束在抗蚀剂层上写设计图案。电子束图案化提供在衬底上创建部件的方法，其中，部件小于光的分辨率极限值。
然而，电子束写入的一个问题是，用于电子束写入光刻的抗蚀剂是绝缘聚合物。因此，捕获位于抗蚀剂内的电荷产生偏转引入电子的表面电势变化并且导致图案放置误差。当前，通过导电层涂覆，表面电势去除尝试主要集中在陷阱电荷。对抗蚀剂的处理(诸如导电层涂覆或抗蚀剂厚度调节)实际上干扰了成像层，并且导致成像质量劣化或者意味着对于成像质量优化的更多尝试。
因此，需要通过改进的电子束图案化性能解决上述问题的方法。
发明内容
根据本发明的一个方面，提供了一种用于电子束图案化的方法，包括：在衬底上形成导电材料层；在导电材料层上形成底部抗反射涂覆(BARC)层；在BARC层上形成抗蚀剂层；以及将电子束引导至抗蚀剂层用于电子束图案化工艺，其中，BARC层被设计为使得在电子束图案化工艺期间抗蚀剂层的顶部电势Φ基本为零。
优选地，BARC层包括具有相应的介电常数和厚度的至少一个介电膜。
优选地，BARC层和抗蚀剂层包括多个膜；以及BARC层被设计为使得Φ基本为零，其中，Φ被定义为
其中，Φ是所述抗蚀剂层的顶面处的电势；Qp是抗蚀剂层中的正电荷；Qni是“i”膜中的负电荷；Cp是BARC层和抗蚀剂层关于正电荷的电容；Cni是所述“i”膜的电容；以及“i”是整数。
优选地，Φ被定义为
其中，σp是正电荷表面密度；ρni+1(x)是负电荷体积密度；ε0是真空介电常数；εri是“i”膜的相对介电常数；以及di是“i”膜的膜厚度。
优选地，每一个膜都具有范围在约2和约3.5之间的介电常数。
优选地，每一个膜都具有范围在约0.05微米和约1微米之间的厚度。
优选地，BARC层包括第一介电常数的第一介电材料膜和不同于第一介电常数的第二介电常数的第二介电材料膜。
优选地，第一介电材料包括PMMA(C5O2H8)；以及第二介电材料包括ZEP520(C6H4Cl2)。
优选地，电子束包括高斯束和成形束中的一种。
优选地，电子束包括多个高斯束。
优选地，电子束包括多个成形束。
优选地，衬底选自半导体晶圆、掩模坯体和平板衬底中的一种。
优选地，抗蚀剂是电子束抗蚀剂并选自正性抗蚀剂和负性抗蚀剂中的一种。
根据本发明的第二方面，提供了一种用于电子束图案化的方法，包括：在衬底上形成导电材料层；在导电材料层上形成多膜介电层；在多膜介电层上形成抗蚀剂层；以及对抗蚀剂层实施电子束写入工艺，其中，多膜介电层被设计成具有相应的介电常数和厚度，使得在电子束写入工艺期间，抗蚀剂层的顶部电势基本为零以减小图案放置误差。
优选地，多膜介电层包括第一介电常数的第一介电材料膜和不同于第一介电常数的第二介电常数的第二介电材料膜。
优选地，第一介电材料膜具有第一厚度，并且第二介电材料膜具有不同于第一厚度的第二厚度。
优选地，多膜介电层和抗蚀剂层包括多个膜；以及多膜介电层被设计为使得Φ基本为零，其中，Φ被定义为
其中，Φ是所述抗蚀剂层的顶面处的电势；Qp是抗蚀剂层中的正电荷；Qni是“i”膜中的负电荷；Cp是多膜介电层和抗蚀剂层关于所述正电荷的电容；Cni是所述“i”膜的电容；以及“i”是整数。
根据本发明的又一方面，提供了一种方法，包括：在衬底上形成导电材料层；在导电材料层上形成底部抗反射涂覆(BARC)层，其中，BARC层包括每一个均具有不同于其他介电膜的相应介电常数的多个介电膜；在BARC层上形成电子束敏感抗蚀剂层；以及对电子束敏感抗蚀剂层实施电子束图案化工艺。
优选地，BARC层被设计为使得在电子束图案化工艺期间电子束敏感抗蚀剂层的顶部电势Φ基本为零。
优选地，BARC层包括：第一介电膜，具有第一介电常数和第一膜厚度；以及第二介电膜，具有第二介电常数和第二膜厚度，其中，第二介电常数不同于第一介电常数，以及第二膜厚度不同于第一膜厚度。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的多个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是在一个或多个实施例中根据本发明的多个方面构建的电子束光刻图案化方法的流程图。
图2是在一个或多个实施例中通过根据本发明的多个方面构建的图1的方法图案化的衬底的横截面图。
图3是在一个或多个实施例中根据本发明的多个方面构建的图2的衬底的部分横截面图。
图4是在一个或多个实施例中根据本发明的多个方面构建的电子束图案化方法的流程图。
具体实施方式
本发明一般地涉及半导体制造领域。具体地，本发明涉及电子束图案化方法。虽然本文中的实例讨论了应用这些技术以写入光刻掩模和半导体晶圆，但是应该理解，实施例的范围可以包括使用电子束技术的任意合适的介质。
以下发明提供了用于实现本发明的不同部件的很多不同的实施例或实例。以下描述元件和布置的特定实例以简化本发明。当然，这些仅仅是实例并不打算限定。
图1是在一个或多个实施例中根据本发明的多个方面构建的电子束光刻图案化方法100的流程图。图2是通过方法100图案化的衬底200的横截面图。图3是部分的衬底200的横截面图。参考图1至图3共同地描述了方法100和衬底200。
方法100从步骤102开始，其中，提供衬底202。在一个实施例中，衬底202是半导体衬底，诸如，具有形成的或要形成在其上集成电路的半导体晶圆或其他合适的结构。在一个实例中，半导体衬底包括具有各种掺杂区、介电部件和/或多层互连件的硅衬底。半导体衬底可以可选地包括其他合适的半导体材料，包括Ge、SiGe或GaAs。半导体衬底可以包括各种掺杂部件，被配置成形成功能器件，诸如场效应晶体管、二极管、电阻器和/或电容器。半导体衬底可以进一步包括与掺杂部件耦合并被配置成形成集成电路的互连结构。在一个实例中，半导体衬底包括要图案化的一种材料层，诸如半导体层、介电层或金属层。图案化材料层包括根据集成电路的设计图案蚀刻相应的材料层。
衬底202可以可选地包括其他材料，如光掩模坯体。在一个实施例中，衬底202是光掩模(中间掩模)，该光掩模包括含熔融石英(SiO2)、氟化钙(CaF2)或其他合适材料的透明衬底。掩模进一步包括采用铬(Cr)和/或MoSi形成在透明衬底上的吸收层。在各种实施例中，吸收层可以可选地包括Cr、MoSi、氧化铁、或者通过MoSi、ZrSiO、SiN、MoSiONx和/或TiN制成的无机膜。吸收层可以具有多层结构。例如，吸收层可以包括Cr膜层和MoSi膜层。掩模可以进一步包括形成在衬底上/内的图案化部件(相移器)，以相移穿过的辐射束。在一个实施例中，相移器可以包括部分蚀刻衬底的区域，使得穿过这些区域辐射束具有相对于未蚀刻区域的预先确定的相移，诸如约180度的移位。在另一个实施例中，相移器可以与吸收层集成在一起。例如，MoSiON层可以涂覆在衬底上以提供辐射束的部分吸收和相移。在一个实例中，光掩模包括要使用方法100图案化的一种材料层。
在又一个实施例中，光掩模具有反射性并且被设计为用于远紫外(extremeultraviolet，EUV)光刻。在这种情况下，该光掩模可以包括具有反射机制的合适衬底，诸如Mo/Si多层材料叠层，其用于通过多膜干涉反射光。光掩模可以进一步包括吸收层和保护层。在一个实例中，光掩模处于通过方法100图案化一种材料层的制造阶段。
在其他实施例中，衬底202包括要通过方法100图案化的其他类型的衬底。在一个实例中，衬底202包括薄膜晶体管液晶显示(TFT-LCD)器件的玻璃板、平板衬底。
方法前进至步骤104，其中，在衬底202上形成导电材料层204。
因此，导电层204用作并设置为隔离件，防止对通过之前的工艺形成的下面的层的外形结构影响。在一个实施例中，导电材料层204用作屏蔽层以屏蔽来自下面的材料或衬底202的冲击电荷。在一个实施例中，导电材料层204可以包括掺杂的多晶硅、金属、金属合金或它们组合。通过合适的技术，诸如物理汽相沉积(PVD)、化学汽相沉积(PVD)或电镀来形成导电材料层204。在另一个实施例中，导电材料层204可以是要图案化的导电材料层，诸如由多晶硅、金属或它们的组合构成的栅电极层。
在一个实施例中，导电材料层204被配置成接地，使得导电材料层204的电势为零。例如，导电材料层204通过互连结构中的一个或多个部件或衬底中的掺杂部件连接至衬底。在另一个实例中，在后续的图案化工艺过程中，通过在后续的电子束图案化工艺过程中与用于电子束图案化的电子束光刻工具的导电元件直接接触，导电材料层204接地。
在另一个实施例中，导电材料层204是浮置的，但是导电材料层204的电势基本上保持为零。在一个实例中，这可以通过清洗工艺来实现，以中和导电材料层中的电荷使得导电材料层204具有基本上为零的电势。
方法前进至步骤106，其中，介电材料层206形成在导电材料层204上。在本实施例中，在诸如电子束写入的后续图案化工艺过程中，介电材料层206是功能为抗反射的底部抗反射涂覆(BARC)层。具体地，BARC层用于在后续的电子束图案化工艺过程中减少引导至衬底的来自电子束的电子反射。
此外，介电材料层206被设计为具有特定介电常数和特定厚度，使得抗蚀剂层上表面的电势基本上为零。在另一个实例中，介电材料层206包括多个介电膜叠层，该多个介电膜叠层被设计为具有特定介电常数和特定厚度，使得抗蚀剂层在顶面处的电势基本上为零。在介绍抗蚀剂层之后，将进一步描述包括材料、尺寸的介电材料层206以及实现该介电材料层的方法。
方法前进至步骤108，其中，在介电材料层206上形成抗蚀剂层208。抗蚀剂层208是电子束敏感的电子束抗蚀剂。抗蚀剂层208包括要蚀刻或注入的基质材料抗蚀剂。抗蚀剂层208也包括分散在基质材料内的电子敏感成分。抗蚀剂层208可以进一步包括与基质材料和电子敏感元成分混合的溶剂。在各种实施例中，抗蚀剂层208包括正性抗蚀剂(positivetone resist)或负性抗蚀剂。在一个实例中，抗蚀剂层208包括聚甲基丙烯酸甲酯(PMMA)。抗蚀剂层208通过诸如旋涂的合适的技术涂覆在衬底202上。在涂覆抗蚀剂层208之后，可以进一步实施其他步骤。例如，可以将烘焙工艺应用于抗蚀剂层208以将溶剂部分地逐出抗蚀剂层208。
介电材料中的电荷可以偏转电子束并导致放置误差(布局误差)。所公开的方法提供从多个介电层中抵消电荷效应的方法，以取代在抗蚀剂层208的顶部上涂覆导电层。在电子束图案化(如电子束写入)工艺过程中，可以捕获在抗蚀剂层208和介电层206中的电子电荷。在抗蚀剂层208的顶部上产生正电荷。相应地建立了电压。然而，通过适当地设计各种介电材料的介电常数和厚度，正电荷和负电荷对电压的作用能够相互抵消，使得抗蚀剂层208在顶面处的电压基本上为零。
抗蚀剂层208具有介电常数和厚度。根据通过图案化抗蚀剂层208应用于衬底202的电子束的特性和IC制造工艺(诸如蚀刻或注入)的特性来选择抗蚀剂材料。此外，还根据相同的因素来确定抗蚀剂层208的厚度。因此，不存在根据其他因素调节抗蚀剂层208的介电常数和厚度很大空间。
被设计为具有特定介电常数和特定厚度的介电层206，使得抗蚀剂层在顶面处的电势基本上为零。在一个实例中，介电材料层206包括被设计为具有特定的介电常数和厚度的多个介电膜的叠层，使得抗蚀剂层在顶面处的电势基本上为零。
图3示出了在一个实施例中根据本发明的各个方面构建的介电层206。在一个实施例中，介电层206包括位于抗蚀剂层208下方的单个或多个BARC膜，每个BARC膜都具有可调膜厚度和可变材料。
在另一个实施例中，介电层206包括一个或多个介电膜，诸如示例性介电膜212、214、216、218和220。通常，介电层206和抗蚀剂层208包括n个介电膜，1、2、3、...、n。参数n是整数，诸如1、2等。每个介电膜都具有相应的介电常数和相应的厚度。以介电膜“i”为例，介电膜“i”具有相对的静态介电常数(或相对介电常数，标记为εri)和相应的厚度(例如，di)。
假定导电材料层204的电势为零，通过二次电子发射的正电荷(Qp)和来自一次电子的捕获负电荷(Qn)的组合效果来确定抗蚀剂层208在顶面处的电势Φ，作为：
在以上公式中，Cp是介电层206和抗蚀剂层208关于正电荷及其分布的共同电容；以及Cn是介电层206和抗蚀剂层208关于负电荷的共同电容。以上等式中的两项相互竞争。通过调节介电膜的介电常数和厚度，可以将这两项调节为相互抵消。换言之，通过适当的调节电容或介电膜和相应的厚度的适当组合，抗蚀剂层208在顶面处的电势Φ被调节为零或接近零，并且减小或消除用于成像图案布局的图案放置误差。因此，无需在抗蚀剂层208上涂覆导电材料或调节抗蚀剂层自身的厚度，就克服了电荷效应。
在某种情况下，正电荷通常分布在抗蚀剂层208的顶面上，而负电荷分布在抗蚀剂层208和介电层206中。在这种情况下，通过以下公式来确定抗蚀剂层208在顶面处的电势Φ：
在这种情况下，参数Qni是介电膜“i”内的负电荷，而Cni是各个膜关于负电荷的电容。此外，Cp被表示为
而Cni与介电常数和材料厚度的因素有关，作为
其中，A是无限大带电板的面积；ε0是真空介电常数。如上面所注释，的εri是相对介电常数，而di是各个介电膜“i”的膜厚度。
具体地，给定电容Cni，抗蚀剂层208的在顶面处的电势Φ表示如下，
在公式中，σp是正电荷表面密度且假设为σp＝Qp/A。参数ρni+1(x)是负电荷体积密度且与深度有关。电荷参数σp和ρni+1(x)与电子束图案化(电子束写入)工艺相关。也考虑诸如抗蚀刻性的其他因素来确定抗蚀剂层208，保持包括介电层206中的各种膜的相对介电常数和厚度的其余参数的自由度。因此，通过适当选择、调整和调节介电层206内的膜数量、相对介电常数和膜厚度，而不是去除电荷或调节抗蚀剂层208的厚度，能够将表面电势Φ调节为零(Φ＝0)或接近零。换句话说，调节介电层206以满足状态Φ＝0。
在一个实施例中，介电层206的每个膜(例如，膜“i”)具有在约0.05微米和约1微米之间变动的厚度。在另一个实施例中，介电层206的每个膜(例如，膜“i”)都具有在约2和约3.5之间变动的相对介电常数。
在另一个实施例中，作为介电层206的BARC层包括以交替方式布置的两种介电材料。因此，介电层206包括两种介电材料的多个膜，第一介电材料和第二介电材料。除了在顶部和底部的膜以外，每个第一介电材料的膜位于两个第二介电材料的膜之间，而每个第二介电材料的膜位于两个第一介电材料的膜之间。两种介电材料的介电常数彼此不同。
参考图3，根据一个实例，膜212、216和220包括第一介电材料，而膜214和218包括第二介电材料。
在一个实例中，第一介电材料包括相对介电常数为约3.5的PMMA(C5O2H8)，第二介电材料包括相对介电常数为约2.8的ZEP520(C6H4Cl2)。
仍然参考图1，方法100前进至步骤110，实施电子束图案化工艺，诸如，电子束写入或电子束曝光。可以以逐行扫描模式或向量扫描模式实施电子束写入工艺。电子束可以是高斯束或成形束。电子束图案化工艺可以利用单束或多束电子束写入。在一个实施例中，根据设计布局，诸如集成电路设计布局，以写模式将电子束应用于抗蚀剂层。在另一个实施例中，电子束以投影模式应用于抗蚀剂层。
通过包括一个或多个写入腔室的电子束写入装置来实施电子束写入。写入腔室具有被设计成用于在图案化工艺过程中固定和操纵衬底(或晶圆)的晶圆工作台。采用某一电子束密度和剂量实施电子束图案化(或写入)工艺。在电子束图案化工艺过程中，在包括介电层206和抗蚀剂层208的介电材料中捕获电子。诸如通过二次电子发射还感应出正表面电荷。这些负电荷和正电荷通常生成偏转电子束的电场和电势，以导致成像畸变和光刻图案化质量劣化。但是，在本方法100中，设计介电层206，使得抗蚀剂层在顶面处的电势为零或接近零，消除或减少了电荷效应。在一个实施例中，随后可以进行另一个烘焙步骤，诸如曝光后烘焙(PEB)。
仍然参考图1，方法100前进至步骤112，其中，在步骤110中的光刻图案化工艺之后，显影抗蚀剂层208。在步骤112中，将显影液应用于抗蚀剂层208，使得去除电子束曝光区(被称为正性成像)，或者可选地去除未曝光区(被称为负性成像)。在一个实例中，同样地通过显影液去除BARC层206。在另一个实例中，随后采用第二显影液去除BARC层206。在又一个实例中，同样地通过显影液去除导电层204。在又一个实例中，通过蚀刻工艺去除导电层204。
仍然参考图1，方法100前进至步骤114，其中，使用图案化的抗蚀剂层208作为掩模对衬底202实施制造工艺。在一个实施例中，制造工艺是蚀刻工艺。在这种情况下，图案化的抗蚀剂层208用作蚀刻掩模。通过图案化的抗蚀剂层208的开口选择性地蚀刻下面的材料层，而保留通过抗蚀剂层覆盖的下面的材料部分。在另一个实施例中，导电层204是要通过蚀刻工艺图案化的下面的层。例如，导电层204包括用于半导体晶圆的栅电极的各种导电材料(诸如，多晶硅、金属或硅化物)。然后，通过蚀刻工艺图案化导电层204。
在另一个实施例中，制造工艺是离子注入工艺。图案化的抗蚀剂层208用作注入掩模。在制造工艺之后，可以通过诸如剥离或灰化的合适的技术，抗去除蚀剂层208。同样地，可以通过相同的步骤去除BARC层206(和导电层204)。
如前所述，本方法100包括涂覆介电层206，被设计成消除电荷效应。可以以各种方法实施对介电层206的调整、选择和调节。图4是根据一个实施例构建的调整介电层(或BARC层)206的方法300的流程图。
方法300包括步骤302，其中，与方法100的步骤104、106和108类似，涂覆包括导电层和BARC层及抗蚀剂层的抗蚀剂叠层。方法300前进至步骤304，其中，通过利用用于图案化产品衬底的电子束剂量实施电子束图案化工艺。步骤304进一步包括显影抗蚀剂层208，生成图案化的抗蚀剂层。步骤304与方法100的步骤110和112类似。
方法300前进至步骤306，检查图案放置误差。在该步骤的过程中，如果存在任何电荷引起偏转，在抗蚀剂层上的图案化部件会出现放置误差。通过检查图案放置误差，评估电荷问题。
然后，方法300前进至步骤308，其中，基于放置误差调整抗蚀剂叠层。具体地，调整BARC层包括调整BARC膜的数量、膜组成、膜厚度或它们的组合。
在方法300中，步骤302至308可以根据需要重复多次，直到放置误差在可接受的范围内为止。
方法300可以进一步包括步骤310，其中，使用调整过的BARC层和使用过的电子束剂量(或电子束密度或者电子束剂量和电子束密度这两者)对产品衬底实施电子束光刻图案化工艺。例如，步骤310与包括各种电子束光刻图案化步骤104至114的方法100类似。
所公开的电子束图案化工艺提供在物理介质上创建设计的有效方法，其中，一些设计部件太小而不能通过诸如光刻的其他传统工艺制造。具体地，无需在抗蚀剂层上涂覆额外的导电层或调节抗蚀剂自身的厚度，减少了电荷效应和相关的图案放置误差。避免了成像质量劣化。
实施例的范围不限于各个附图所示的实例。其他实施例可以增加、删除、重新布置或修改步骤。可以在不背离本发明的主旨和范围的情况下，做各种不同的改变、替换和更改。因此，电子束图案化可以不限于电子束写入并且可以实施电子束曝光或它们组合。此外，其他实施例包括适于光掩模、半导体晶圆或其他衬底的后续工艺步骤。一些实施例使用高斯束，而其他实施例使用成形束。
因此，本发明提供了根据一个实施例的方法。方法包括将导电材料层形成在衬底上；将底部抗反射涂覆(BARC)层形成在导电材料层上；将抗蚀剂层形成在BARC层上；以及将电子束(电子束)引导至抗蚀剂层，以用于电子束图案化工艺。设计BARC层，使得在电子束图案化工艺期间抗蚀剂层的顶部电势Φ基本上为零。
在一个实施例中，BARC层包括具有相应的介电常数和厚度的至少一个介电膜。
在另一个实施例中，BARC层和抗蚀剂层包括多个膜；以及设计BARC层，使得Φ基本上为零，其中，Φ被定义为
其中，Φ是抗蚀剂层的在顶面处的电势；Qp是抗蚀剂层中的正电荷；Qni是“i”膜中的负电荷；Cp是BARC层和抗蚀剂层关于正电荷的电容；Cni是“i”膜的电容；以及“i”是整数。
在又一个实施例中，Φ定义为
其中，σp是正电荷表面密度；ρni+1(x)是负电荷体积密度；ε0是真空介电常数；εri是“i”膜的相对介电常数；以及di是“i”膜的膜厚度。
在另一个实施例中，每个膜都具有约2和约3.5之间的相对介电常数。在又一个实施例中，每个膜都具有约0.05微米和约1微米之间的厚度。
在又一个实施例中，BARC层包括具有第一介电常数的第一介电材料和具有不同于第一介电常数的第二介电常数的第二介电材料。在又一个实施例中，第一介电材料包括PMMA(C5O2H8)；以及第二介电材料包括ZEP520(C6H4Cl2)。
在又一个实施例中，电子束包括高斯束和成形束中的一种。在一个实例中，电子束包括多个高斯束。在另一个实例中，电子束包括多个成形束。
在又一个实施例中，衬底选自半导体晶圆、掩模坯体和平板衬底中的一种。在又一个实施例中，抗蚀剂是电子束抗蚀剂并选自正性抗蚀剂或负性抗蚀剂中的一种。
本发明还提供了用于电子束图案化的方法的实施例。方法包括将导电材料层形成在衬底上；将多膜介电层形成在导电材料层上；将抗蚀剂层形成在多膜介电层上；以及对于抗蚀剂层实施电子束(电子束)写入工艺，其中，多膜介电层被设计成具有相应的介电常数和厚度，使得在电子束写入工艺期间，抗蚀剂层的顶部电势基本上为零，以减小图案放置误差。
在一个实施例中，多膜介电层包括第一介电常数的第一介电材料膜和不同于第一介电常数的第二介电常数的第二介电材料膜。在另一个实施例中，第一介电材料膜具有第一厚度，而第二介电材料膜具有不同于第一厚度的第二厚度。第一介电材料膜可以包括PMMA(C5O2H8)，而第二介电材料膜可以包括ZEP520(C6H4Cl2)。
多膜介电层和抗蚀剂层包括多个膜；并且设计多膜介电层，使得Φ基本上为零，其中，Φ被定义为
其中，
Φ是抗蚀剂层在顶面处的电势；
Qp是抗蚀剂层中的正电荷；
Qni是“i”膜中的负电荷；
Cp是多膜介电层和抗蚀剂层关于正电荷的电容；
Cni是“i”膜的电容；以及
“i”是整数。
本发明还提供方法的另一个实施例，该方法包括：将导电材料层形成在衬底上；将底部抗反射涂覆(BARC)层形成在导电材料层上；将电子束敏感的抗蚀剂层形成在BARC层上；以及对于电子束敏感的抗蚀剂层实施电子束图案化工艺。BARC层包括每一个均具有不同于其余介电膜的介电常数的相应的介电常数的多个介电膜。
在该方法中，设计BARC层，使得电子束敏感的抗蚀剂层的顶部电势Φ基本上为0。
在一个实施例中，BARC层包括具有第一介电常数和第一膜厚度的第一介电膜；和具有第二介电常数和第二膜厚度的第二介电膜。第二介电常数不同于第一介电常数，并且第二膜厚度不用于第一膜厚度。
前面概述了若干实施例的特征，使得本领域技术人员能够更好地理解随后的详细描述。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (16)

1.一种用于电子束图案化的方法，所述方法包括：
在衬底上形成导电材料层；
在所述导电材料层上形成底部抗反射涂覆(BARC)层；
在所述底部抗反射涂覆层上形成抗蚀剂层，其中，所述底部抗反射涂覆层至少包括第一介电常数的第一介电材料膜和不同于所述第一介电常数的第二介电常数的第二介电材料膜，并且所述第一介电材料膜和所述第二介电材料膜具有相应的厚度；以及
将电子束引导至所述抗蚀剂层用于电子束图案化工艺，
其中，所述底部抗反射涂覆层被设计为使得在所述电子束图案化工艺期间所述抗蚀剂层的顶部电势Ф基本为零。
2.根据权利要求1所述的用于电子束图案化的方法，其中：
所述底部抗反射涂覆层和所述抗蚀剂层包括多个膜；以及
所述底部抗反射涂覆层被设计为使得Ф基本为零，其中，Ф被定义为
Φ = Q p C p - Σ Q n i C n i
其中
Ф是所述抗蚀剂层的顶面处的电势；
Qp是所述抗蚀剂层中的正电荷；
Qni是“i”膜中的负电荷；
Cp是所述底部抗反射涂覆层和所述抗蚀剂层关于所述正电荷的电容；
Cni是所述“i”膜的电容；以及
“i”是整数。
3.根据权利要求2所述的用于电子束图案化的方法，其中，Ф被定义为
Φ = σ p Σ i = 1 n d i ϵ 0 ϵ r i + [ 1 ϵ 0 ϵ r 1 ∫ 0 d 1 ρ n 1 ( x ) x d x + Σ i = 1 n - 1 1 ϵ 0 ϵ r i + 1 ∫ d i d i + 1 ρ n i + 1 ( x ) x d x ]
其中
σp是正电荷表面密度；
ρni+1(x)是负电荷体积密度；
ε0是真空介电常数；
εri是所述“i”膜的相对介电常数；以及
di是所述“i”膜的膜厚度。
4.根据权利要求2所述的用于电子束图案化的方法，其中，每一个膜都具有范围在2和3.5之间的介电常数。
5.根据权利要求2所述的用于电子束图案化的方法，其中，每一个膜都具有范围在0.05微米和1微米之间的厚度。
6.根据权利要求1所述的用于电子束图案化的方法，其中，
所述第一介电材料包括PMMA(C5O2H8)；以及
所述第二介电材料包括ZEP520(C6H4Cl2)。
7.根据权利要求1所述的用于电子束图案化的方法，其中，所述电子束包括高斯束和成形束中的一种。
8.根据权利要求1所述的用于电子束图案化的方法，其中，所述电子束包括多个高斯束。
9.根据权利要求1所述的用于电子束图案化的方法，其中，所述电子束包括多个成形束。
10.根据权利要求1所述的用于电子束图案化的方法，其中，所述衬底选自半导体晶圆、掩模坯体和平板衬底中的一种。
11.根据权利要求1所述的用于电子束图案化的方法，其中，所述抗蚀剂是电子束抗蚀剂并选自正性抗蚀剂和负性抗蚀剂中的一种。
12.一种用于电子束图案化的方法，所述方法包括：
在衬底上形成导电材料层；
在所述导电材料层上形成多膜介电层，其中，所述多膜介电层包括第一介电常数的第一介电材料膜和不同于所述第一介电常数的第二介电常数的第二介电材料膜；
在所述多膜介电层上形成抗蚀剂层；以及
对所述抗蚀剂层实施电子束写入工艺，
其中，所述多膜介电层被设计成具有相应的介电常数和厚度，使得在所述电子束写入工艺期间，所述抗蚀剂层的顶部电势基本为零以减小图案放置误差。
13.根据权利要求12所述的用于电子束图案化的方法，其中，所述第一介电材料膜具有第一厚度，并且所述第二介电材料膜具有不同于所述第一厚度的第二厚度。
14.根据权利要求12所述的用于电子束图案化的方法，其中：
所述多膜介电层和所述抗蚀剂层包括多个膜；以及
所述多膜介电层被设计为使得Ф基本为零，其中，Ф被定义为
Φ = Q p C p - Σ Q n i C n i ,
其中
Ф是所述抗蚀剂层的顶面处的电势；
Qp是所述抗蚀剂层中的正电荷；
Qni是“i”膜中的负电荷；
Cp是所述多膜介电层和所述抗蚀剂层关于所述正电荷的电容；
Cni是所述“i”膜的电容；以及
“i”是整数。
15.一种用于电子束图案化的方法，包括：
在衬底上形成导电材料层；
在所述导电材料层上形成底部抗反射涂覆(BARC)层，其中，所述底部抗反射涂覆层包括每一个均具有不同于其他介电膜的相应介电常数的多个介电膜，并且所述多个介电膜具有相应的厚度；
在所述底部抗反射涂覆层上形成电子束敏感抗蚀剂层；以及
对所述电子束敏感抗蚀剂层实施电子束图案化工艺；
其中，所述底部抗反射涂覆层被设计为使得在所述电子束图案化工艺期间所述电子束敏感抗蚀剂层的顶部电势Ф基本为零。
16.根据权利要求15所述的用于电子束图案化的方法，其中，所述底部抗反射涂覆层包括：
第一介电膜，具有第一介电常数和第一膜厚度；以及
第二介电膜，具有第二介电常数和第二膜厚度，
其中，所述第二介电常数不同于所述第一介电常数，以及所述第二膜厚度不同于所述第一膜厚度。
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