CN103443734B - 硬件复位原因处理器及其方法 - Google Patents

Abstract

一些微处理器和微控制器具有双向复位管脚。在这样的器件中，在该复位管脚上的输出信号由复位原因解码逻辑电路进行解码。该复位原因解码逻辑的输出可提供给另一设备或处理器，其产生易于识别的输出信号，该输出信号指示处理器复位的原因。可以指示处理器为何复位的输出信号可包括不同持续时间的高或低状态、串行比特流或多个脉冲，每个均对应于并因此标识处理器复位的原因。

Description

硬件复位原因处理器及其方法

技术领域

本申请涉及具有双向外部复位引脚的微处理器和微控制器，并且更具体地涉及硬件复位原因。

背景技术

大多数的微处理器和微控制器具有双向外部的复位管脚（reset pin）。双向复位管脚既充当输入又充当输出。当用作输入时，将复位管脚驱动（强制）至逻辑一或逻辑零迫使处理器重启或复位。当用作输出时，复位管脚的信号或状态提供了关于为什么出现使得处理器自己复位的事件或者条件的指示。

处理器可出于多种原因自己复位。此类原因包括但不限于硬件“看门狗定时器”、时钟脉冲频率监控器、电压范围监控器和存储器防护单元的期满。因此可以用专用设备、即“调试”工具评估作为处理器复位管脚上的输出的信号，以确定处理器为何复位。不幸的是，能够读取复位管脚上的信号的工具是昂贵的和不容易操作的。因此复位管脚输出信号的成本效率和实时评估是有问题的。一种用于评估复位管脚上的信号的装置和方法将是在现有技术上进行的改进。

发明内容

本发明的实施例涉及一种处理器，包括：复位解码设备，其被配置成：评估二进制值信号，该二进制值信号标识使得处理器复位的事件；以及在至少一个处理器管脚上输出信号，在所述至少一个处理器管脚上输出的信号标识使得处理器复位的事件。

另外，本发明的实施例涉及一种将处理器复位的原因传送至具有复位原因寄存器的处理器的外部的方法，该方法包括如下步骤：利用二进制模式加载复位原因寄存器，该二进制模式对应于处理器复位的原因；以及利用复位原因寄存器解码设备评估复位原因寄存器中的二进制模式。复位原因寄存器解码设备被配置为评估该复位原因寄存器的内容并在至少一个处理器管脚上输出信号，所述至少一个处理器管脚上输出的信号标识使处理器复位的事件。

附图说明

图1是现有技术的微处理器或微控制器的框图；

图2是具有复位原因解码逻辑和复位管脚输出信号发生器的微处理器或微控制器的框图；以及

图3是一种用于将处理器复位的原因传送至具有复位原因寄存器的处理器的外部的方法的框图。

具体实施方式

图1是现有技术的微处理器或微控制器100的框图，二者在后面统一简称为处理器。处理器100包括CPU或者中央处理单元102，其是处理器100的计算和控制单元。CPU 102读取存储器设备中的指令和数据，存储器设备经由总线112、114和116耦合至CPU 102，这在下面进行更充分地描述。它然后解释和执行指令以及使用一个或多个累加寄存器执行数学运算，累加寄存器未被示出但是为计算机领域的普通技术人员所熟知。

用于CPU 102的可执行指令存储在随机访问存储器或RAM 104中。可执行程序指令也存储在只读存储器或ROM 106中。可执行指令也可存储在RAM 104和ROM 106二者中。在一个实施例中，RAM 104和ROM 106与CPU 102驻留在相同的半导体管芯（semiconductor die）上。然而，在替代的实施例中，存储程序指令的RAM和ROM可以是物理上分离的设备，其经由总线耦合至CPU 102。

处理器100控制外部设备并且对外部设备进行响应，外部设备的示例太多而无法列出或描述，但是统一简称为外围设备108。CPU 102和外围设备108之间的通信通过接口电路110发生。接口电路110、RAM 104和ROM 106通过地址总线112、数据总线114和控制总线116耦合至CPU 102。

“总线”在这里被视为导体或者导体的组，它们服务于或者提供电路之间的公共连接，所述电路包括CPU 102、存储器设备、接口电路和其他可寻址的电路。总线也被视为是受控网络技术，通过该技术，连接至总线的电路能够读取总线上的信号并对其进行响应。在图1中，地址总线112携带标识位置或存储器位置地址的二进制值的信号。数据总线114携带非地址信息至和自CPU 102中的累加器。控制总线116携带除其他之外确定存储器读取及写入周期和访问输入／输出设备的信号。总线112、114和116将CPU 102、RAM 104、ROM 106和接口电路110耦合在一起。

接口电路110附接至总线并包括但不限于并行－串行和串行－并行数据转换器。此类设备在本领域是众所周知的。接口电路110也包括模数（A/D）和数模（D/A）转换器，这也是本领域众所周知的。

RAM 104可以是静态RAM或者是动态RAM，二者均是本领域众所周知的。ROM 106可以是所谓的“掩模”ROM，但也可以是EPROM或者EEPROM或者闪存。

复位原因状态寄存器118附接至全部三个总线112、114和116。它是一种多位寄存器，其由CPU 102或者使得处理器100复位的总线上的其他设备加载。利用标识使得处理器复位的设备或事件的二进制数字的模式或二进制值加载寄存器118。

图2是一种处理器200的框图，该处理器200配备复位原因状态寄存器118、复位原因解码逻辑202和复位管脚输出信号发生器206。总之，复位原因解码逻辑202和复位管脚输出信号发生器206包括用于处理器200的复位解码设备，并且复位解码设备在复位管脚上提供输出信号，该输出信号可以被直接解码或者读取以确定处理器为何内部自己复位。换一种方式说明，复位原因解码逻辑202评估来自复位原因状态寄存器118和来自该寄存器的内容的二进制值的信号，标识使得处理器复位的事件。复位管脚输出信号发生器206在复位管脚208上提供标识使得处理器复位的事件的信号。

如上面所说明的，复位状态寄存器118优选是多位的，即具有不止一个二进制数字的数据锁存器，其可操作地耦合至地址总线112、数据总线114和控制总线116。因此在其执行指令时，其响应于由CPU 102放置在那些总线上的信号。复位状态寄存器118因此响应于由CPU 102执行的程序指令。

复位原因状态寄存器118的内容由一个或两个CPU 102或者引起复位的机构利用一个或多个二进制数字模式来加载，其具体值或模式对应于处理器200内部复位的原因。换一种方式说明，一些处理器实施例具有CPU 102，其可加载复位原因状态寄存器118。其他处理器实施例配置有复位原因状态寄存器118，其由除了CPU 102之外的设备加载。又一处理器实施例被配置成具有由CPU 102或者其他机构加载的复位原因状态寄存器。

复位原因状态寄存器118的输出经由复位原因总线204提供至复位原因解码逻辑电路204。复位原因解码逻辑204包括组合逻辑门，其解码该原因状态寄存器118的内容并在复位输出总线205上提供一个或多个输出信号，输出信号对应于即它们标识处理器200内部复位的原因。

复位输出总线205可由单管脚或者多管脚总线构成。复位输出总线205上的信号对应于即标识处理器200复位的原因。复位输出总线205上的信号的示例包括但不限于多个时钟周期，或者固定持续时间，期间管脚205上的信号电平保持为逻辑一或逻辑零。复位输出总线205上的信号的恰当评估提供了处理器200自己复位的原因。

通过示例的方式，如果处理器200由于电源电压被确定为太低而自己复位，则复位输出总线205可保持为低比如100个时钟周期、或者可能100毫秒。地址总线112上的非法地址获取可能使得处理器100自己复位，并且因此硬件复位管脚205可保持为“低”200时钟周期或者可能200毫秒。

在硬件复位管脚205上的二进制值的信号也可由串行比特流构成，其时间或同步基于处理器的时钟信号。举例来说，低压复位原因可能通过一系列的四个逻辑零后面跟着一系列四个逻辑一在硬件复位管脚205上表示，即00001111。地址总线112上的非法地址获取可能由八个二进制值的零或者八个二进制值一构成，即11111111或00000000。在另一实施例中，复位原因解码逻辑电路204提供并行的输出管脚集合，其并行内容对应于复位原因。

在一个优选实施例中，硬件复位管脚205耦合至被命名为复位管脚输出功能发生器206的处理器。该复位管脚输出功能发生器206获取或者“读取”硬件复位管脚205（或者复位管脚205）上的信号，以及提供前面提到的输出信号中一个或多个至外部可用的双向复位管脚208上。在另一优选实施例中，复位管脚输出信号发生器208发送复位信号至CPU 102，这使得CPU 102在甚至复位出现之后自己重新配置。

图3是将处理器200复位的原因传送至处理器200的外部的方法的框图。该方法300在步骤302处开始，继续到步骤304并在步骤304处等待，直到处理器内部复位事件发生。在内部复位事件发生之后，诸如尝试将数据写入ROM 106中，方法300继续至步骤306，在此处，CPU 102利用二进制模式或二进制值信号加载复位原因状态寄存器118，该信号对应于处理器200复位的原因。

一旦复位原因状态寄存器118被利用二进制值信号或位模式加载，复位原因状态寄存器118的内容通过复位原因解码逻辑204异步评估。步骤308因而指示该方法的下一步骤是要评估该复位原因状态寄存器118。一旦复位原因已通过解码逻辑204进行评估，该方法的下一步骤就是要在处理器复位管脚208上产生或输出信号，该信号指示处理器200复位的具体原因。

如上面所说明的，在复位管脚上输出信号包括输出一个或多个二进制值信号。这些信号可以是并行二进制数字或者串行二进制流。输出信号也可实施为单处理器管脚上的时间依赖持续时间信号或者一系列脉冲。在又一实施例中，多个不同的输出复位管脚可被提供给处理器200。

复位管脚输出信号发生器206优选驻留在与处理器200的其他功能元件相同的管芯上。然而在另一实施例中，复位管脚输出信号发生器206可驻留在单独的集成管芯或衬底上，并通过处理器200所驻留的封装上的外部可用管脚耦合至复位原因解码逻辑电路204。

前面仅仅是出于说明的目的。本发明的真实范围由所附的权利要求书来阐明。

Claims (19)

1.一种处理器，包括：

复位原因状态寄存器，经由复位原因总线提供二进制值信号至复位解码设备；

所述复位解码设备，其被配置成：

评估所述二进制值信号，所述二进制值信号标识使得处理器复位的事件；以及

在至少一个处理器管脚上输出信号，在所述至少一个处理器管脚上输出的信号标识使得处理器复位的事件。

2.权利要求1所述的处理器，进一步包括复位原因寄存器，其可操作地耦合至复位解码设备，该复位原因寄存器的内容指示复位处理器的原因。

3.权利要求1所述的处理器，其中在所述至少一个处理器管脚上的信号由多个二进制值信号组成。

4.权利要求3所述的处理器，其中该多个二进制值信号在所述至少一个处理器管脚上串行输出。

5.权利要求1所述的处理器，其中在所述至少一个处理器管脚上的信号由二进制值信号组成，该二进制值信号具有与使得处理器复位的事件相对应的持续时间。

6.权利要求1所述的处理器，其中复位解码设备由逻辑门组成。

7.权利要求1所述的处理器，其中复位解码设备由程序指令组成，当执行时其使得处理器评估复位原因寄存器的内容。

8.权利要求2所述的处理器，其中复位原因寄存器和复位解码设备共置于相同硅管芯上。

9.权利要求1所述的处理器，进一步包括第二监视处理器，其可操作地耦合至所述至少一个处理器管脚，该监视处理器被配置成评估所述至少一个处理器管脚上输出的信号。

10.权利要求9所述的处理器，其中该监视处理器被进一步附加地配置成重新配置处理器，并指定在复位信号由监视处理器接收之后由处理器执行的一系列指令。

11.一种将处理器复位的原因传送至具有复位原因寄存器的处理器的外部的方法，该方法包括如下步骤：

利用二进制模式加载复位原因寄存器，该二进制模式对应于处理器复位的原因；以及

利用复位原因寄存器解码设备评估复位原因寄存器中的二进制模式，复位原因寄存器解码设备被配置为评估该复位原因寄存器的内容并在至少一个处理器管脚上输出信号，所述至少一个处理器管脚上输出的信号标识使处理器复位的事件。

12.权利要求11所述的方法，所述处理器是权利要求1的所述处理器，其中在所述至少一个处理器管脚上的信号由多个二进制值信号组成。

13.权利要求12所述的方法，其中该多个二进制值信号在所述至少一个处理器管脚上串行输出。

14.权利要求11所述的方法，其中在所述至少一个处理器管脚上的信号由二进制值组成，该二进制值信号具有与使得处理器复位的事件相对应的持续时间。

15.权利要求11所述的方法，其中寄存器解码设备由逻辑门组成。

16.权利要求11所述的方法，其中寄存器解码设备由程序指令组成，当执行时其使该处理器评估寄存器的内容。

17.权利要求11所述的方法，其中寄存器和寄存器解码设备共置于相同硅管芯上。

18.权利要求11所述的方法，进一步包括第二监视处理器，其可操作地耦合至所述至少一个处理器管脚，该监视处理器被配置成评估在所述至少一个处理器管脚上输出的信号。

19.权利要求18所述的方法，其中该监视处理器被进一步附加地配置成重新配置处理器，并指定在复位信号由该监视处理器接收之后由处理器执行的一系列指令。