CN103383579A - 基准电压源 - Google Patents

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Abstract

本发明公开了一种基准电压源，运算放大器，NMOS驱动管，PMOS驱动管和比较器。比较器通过外部电压的分压和参考电压的比较来实现在外部电压为高电平时控制PMOS驱动管关闭，在外部电压为低电平时控制PMOS驱动管导通。外部电压的分压由串联于外部电压和地之间的第三电阻和第四电阻来提供。第三电阻、第四电阻分别和第一电容、第二电容并联，用于实现当外部电压快速变化时，使外部电压的分压能快速响应；在外部电压和比较器的输出端之间连接有第三电容，用于实现在外部电压变化时使比较器的输出电压能跟随外部电压变化，能实现基准电压源在快上电时的自我保护。

Description

基准电压源
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种基准电压源(Voltage Reference，VR)。
背景技术
如图1所示，是现有基准电压源的结构示意图，现有基准电压源，包括：
一运算放大器1，所述运算放大器1的一个输入端接参考电压Vref，另一个输入端接反馈电压feedback，所述运算放大器1的工作电源为外部电压vext。
一NMOS驱动管2和一PMOS驱动管3，所述NMOS驱动管2的源极和所述PMOS驱动管3的漏极相连并作为基准电压vpwr的输出端，所述NMOS驱动管2的漏极和所述PMOS驱动管3的源极相连并且都连接外部电压vext；所述NMOS驱动管2的栅极连接所述运算放大器1的输出端。
在所述NMOS驱动管2的源极和地之间串联第一电阻4和第二电阻5，所述第一电阻4和所述第二电阻5的连接端提供所述反馈电压feedback到所述运算放大器1的另一个输入端。
一比较器6，所述比较器6的反相输入端接参考电压Vref，所述比较器6的同相输入端接外部电压vext的分压Vdet；所述比较器6的输出端连接所述PMOS驱动管3的栅极。在所述外部电压vext和地之间的串联有第三电阻7和第四电阻8，所述第三电阻7和所述第四电阻8的连接端提供所述外部电压vext的分压Vdet。
在图1所示的现有VR电路设计中，PMOS驱动管3的作用是为了支持低外部电源电压即外部电压vext的应用，当外部电压vext低于某个值时，譬如1.7V，该较低的外部电压vext的分压Vdet会降低到低于参考电压Vref，从而使所述比较器6输出低电平，该低电平使PMOS驱动管3打开，使VR进入直通模式。而当外部电源电压vext高于这个值时，PMOS驱动管3关闭而NMOS驱动管2打开。而在实际应用中，由于使用环境恶劣，外部电压vext可能在某个较低电压突然跳变到高电压。譬如外部电源电压从1.5V跳变到5.5V，由于电压分压检测即所述第三电阻7和所述第四电阻8及比较器的延迟，使得VR输出的基准电压vpwr也跟随外部电源电压vext到5.5V，该电压值超过了的低压器件的击穿电压，导致对芯片不可恢复的破坏。
发明内容
本发明所要解决的技术问题是提供一种基准电压源，能在快上电时实现器件的自我保护。
为解决上述技术问题，本发明提供的基准电压源包括：
一运算放大器，所述运算放大器的一个输入端接参考电压，另一个输入端接反馈电压，所述运算放大器的工作电源为外部电压。
一NMOS驱动管和一PMOS驱动管，所述NMOS驱动管的源极和所述PMOS驱动管的漏极相连并作为基准电压的输出端，所述NMOS驱动管的漏极和所述PMOS驱动管的源极相连并且都连接外部电压；所述NMOS驱动管的栅极连接所述运算放大器的输出端。
在所述NMOS驱动管的源极和地之间串联第一电阻和第二电阻，所述第一电阻和所述第二电阻的连接端提供所述反馈电压到所述运算放大器的另一个输入端。
一比较器，所述比较器的反相输入端接参考电压，所述比较器的同相输入端接外部电压的分压；所述比较器的输出端连接所述PMOS驱动管的栅极；在所述外部电压和地之间的串联有第三电阻和第四电阻，所述第三电阻和所述第四电阻的连接端提供所述外部电压的分压；第一电容和所述第三电阻并联，第二电容和所述第四电阻并联，第三电容连接于所述外部电压和所述比较器的输出端之间。
进一步的改进是，所述第三电阻和所述第四电阻的阻抗比值等于所述第一电容和所述第二电容的阻抗比值。
本发明通过在比较器的输出端和外部电压之间连接第三电容，能使比较器的输出电压能快速的跟随外部电压的变化；通过第一电容和第三电阻并联、第二电容和第四电阻并联的结构，能够外部电压的分压能够迅速响应外部电压的变化；故当外部电压由低电压快速变化为高电压时，比较器的输出端也能够快速升高而使PMOS驱动管关闭，外部电压的分压也能迅速响应而达到大于参考电压的一个值，这样就能避免基准电压源输出的基准电压跟随外部电压上升到高电压，从而能够保护高电压对低压器件的破坏，实现了基准电压源在快上电时的自我保护。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有基准电压源的结构示意图；
图2是本发明实施例基准电压源的结构示意图。
具体实施方式
如图2所示，是本发明实施例基准电压源的结构示意图，本发明实施例基准电压源包括：
一运算放大器101，所述运算放大器101的一个输入端接参考电压Vref，另一个输入端接反馈电压feedback，所述运算放大器101的工作电源为外部电压vext。
一NMOS驱动管102和一PMOS驱动管103，所述NMOS驱动管102的源极和所述PMOS驱动管103的漏极相连并作为基准电压vpwr的输出端，所述NMOS驱动管102的漏极和所述PMOS驱动管103的源极相连并且都连接外部电压vext；所述NMOS驱动管102的栅极连接所述运算放大器101的输出端并接收所述运算放大器101的输出电压ngate。
在所述NMOS驱动管102的源极和地之间串联第一电阻104和第二电阻105，所述第一电阻104和所述第二电阻105的连接端提供所述反馈电压feedback到所述运算放大器101的另一个输入端。
一比较器106，所述比较器106的反相输入端接参考电压Vref，所述比较器106的同相输入端接外部电压vext的分压Vdet；所述比较器106的输出端输出电压pgate并连接到所述PMOS驱动管103的栅极；在所述外部电压vext和地之间的串联有第三电阻107和第四电阻108，所述第三电阻107和所述第四电阻108的连接端提供所述外部电压vext的分压Vdet；第一电容109和所述第三电阻107并联，第二电容110和所述第四电阻108并联，第三电容111连接于所述外部电压vext和所述比较器106的输出端之间。所述第三电阻107和所述第四电阻108的阻抗比值等于所述第一电容109和所述第二电容110的阻抗比值。
在本发明实施例基准电压源快上电时，外部电压vext会从低电压快速上升为高电压，通过所述第三电容111的作用，输出电压pgate也能快速上升为高电压，从而能使PMOS驱动管103迅速关闭，从而能避免本发明实施例基准电压源输出的基准电压vpwr也上升为高电平，实现了器件的自我保护。另外，通过所述第一电容109和所述第二电容110的设置，也能使外部电压vext的分压Vdet迅速响应，进一步的提高了本发明实施例基准电压源的快上电的自我保护功能。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (2)

1.一种基准电压源，其特征在于，包括：
一运算放大器，所述运算放大器的一个输入端接参考电压，另一个输入端接反馈电压，所述运算放大器的工作电源为外部电压；
一NMOS驱动管和一PMOS驱动管，所述NMOS驱动管的源极和所述PMOS驱动管的漏极相连并作为基准电压的输出端，所述NMOS驱动管的漏极和所述PMOS驱动管的源极相连并且都连接外部电压；所述NMOS驱动管的栅极连接所述运算放大器的输出端；
在所述NMOS驱动管的源极和地之间串联第一电阻和第二电阻，所述第一电阻和所述第二电阻的连接端提供所述反馈电压到所述运算放大器的另一个输入端；
一比较器，所述比较器的反相输入端接参考电压，所述比较器的同相输入端接外部电压的分压；所述比较器的输出端连接所述PMOS驱动管的栅极；在所述外部电压和地之间的串联有第三电阻和第四电阻，所述第三电阻和所述第四电阻的连接端提供所述外部电压的分压；第一电容和所述第三电阻并联，第二电容和所述第四电阻并联，第三电容连接于所述外部电压和所述比较器的输出端之间。
2.如权利要求1所述的基准电压源，其特征在于：所述第三电阻和所述第四电阻的阻抗比值等于所述第一电容和所述第二电容的阻抗比值。
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