CN103383545B - 一种高速微小脉冲信号采集电路 - Google Patents

Abstract

本发明公开了一种高速微小脉冲信号采集电路，该电路包括钳位放大模块、阈值比较模块、整形触发模块和FPGA控制模块；该电路设计简单、采样灵敏度很高，电路面积非常小（10cm²）,可以大量集成，实现多路信号的同时采样。

Description

一种高速微小脉冲信号采集电路

技术领域

本发明涉及一种高速微小脉冲信号采集电路，属于信号检测技术领域。

背景技术

最近几年，光子电子信号的检测、核试验检测等技术领域快速发展，此类事件的探测器产生的电信号一般都具有幅度弱，频率高等共同特征。以某射线探测器为例，射线探测器探头输出信号为20～50mV的负脉冲信号，信号的宽度小于2ns，信号下降沿小于1ns，上升沿小于2ns。要完成光子时间的识别，必须严格记录每个光子事件探头输出负脉冲的下降沿。

此类信号的检测，目前较常用的做法有：基于混合式光电电流互感器(HOCT)的光电检测、红外对射式光电开关计数的方式和高速AD采集方式。光电电流互感方式虽然灵敏度较高，但系统内要实现电到光、光到电的反复变换，系统设计复杂，当信号路数较多时，会组成庞大的信号监测系统，不利于携带或航天等场合应用。红外对射式光电开关计数方法虽然体积较小，但其检测灵敏度较低，当信号低于50mV左右时，基本很难检测。采用高速AD采集方式幅度灵敏度较高，但当信号较窄，根据耐奎斯特采样定理，要想恢复并定位该信号，AD的采用频率就要大于信号频率的2备以上，因此要求AD采样频率会较高。以2ns的信号为例，要想准确采样，AD的采样速率就要大于1GHz以上，此类AD电路设计复杂，功耗很大，而且全世界只有美国少数几家公司能生产该速率等级AD器件，该类器件对中国的出口严格管控，国内基本无法购买到此类器件，因此，采用高速AD采集方式实现困难，且成本极高，不便于大量使用。

发明内容

本发明提出了一种高速微小脉冲信号采集电路，采用高速运算放大器、比较器和D触发器等简单元器件构成，该电路设计简单、采样灵敏度很高，电路面积非常小（10cm²）,可以大量集成，实现多路信号的同时采样。

本发明的目的是通过下述技术方案实现的：

该电路包括钳位放大模块、阈值比较模块、整形触发模块和FPGA控制模块；各模块连接依次相连；

钳位放大模块，接收脉冲信号A，对脉冲信号A进行钳位和放大产生正脉冲信号B，将正脉冲信号B输出给阈值比较模块，正脉冲信号B幅值在100mV以上；

阈值比较模块，接收正脉冲信号B，将正脉冲信号B与设定阈值进行比较，产生高速差分数字脉冲信号C输出给整形触发模块；

整形触发模块，接收高速差分数字脉冲信号C，将高速差分数字脉冲信号C作为时钟信号，驱动整形触发模块的时钟端，产生稳定的高电平信号LVPECL输出给FPGA控制模块；

FPGA控制模块，接收高电平信号LVPECL，并在确定高电平边沿时间后，再对整形触发模块进行清零操作，保证可正确接收下一次脉冲信号。

本发明的有益效果：

该电路设计简单、采样灵敏度很高，电路面积非常小（10cm²）,可以大量集成，实现多路信号的同时采样。

附图说明

图1为高速微小脉冲信号采集电路各模块连接框图；

图2为电路各点信号波形；

图3为高速微小脉冲信号采集电路原理图；

具体实施方式

为了更好地理解本发明的技术方案，下面结合附图及具体实施例对本发明做进一步详细描述。

本发明提出了采用高速运算放大器、比较器和D触发器等简单元器件构成的高速微小脉冲信号采集电路。该电路设计简单、采样灵敏度很高，电路面积非常小（10cm²）,可以大量集成，实现多路信号的同时采样。下面具体论述:

该电路包括钳位放大模块、阈值比较模块、整形触发模块和FPGA控制模块；各模块连接关系如图1所示。

钳位放大模块，接收脉冲信号A，对脉冲信号A进行钳位和放大产生信号B，将信号B输出给阈值比较模块；钳位电路是防止因为输入信号过大烧毁后级电路，通过钳位后的微小脉冲首先采用运算放大器D1对微小信号幅值进行反相放大，使信号幅值在100mV以上；

阈值比较模块，接收信号B，将信号B与设定阈值进行比较，产生高速差分数字脉冲信号C输出给整形触发模块；所述阈值比较模块采用高速阈值比较芯片；

整形触发模块，接收高速差分数字脉冲信号C，将高速差分数字脉冲信号C作为时钟信号，驱动整形触发模块的时钟端，产生稳定的高电平信号输出给FPGA控制模块；所述整形触发模块采用高速触发器；

FPGA控制模块，接收高电平信号，并在确定高电平边沿时间后，再对整形触发模块进行清零操作，保证可正确接收下一次脉冲信号。

电路各主要点的信号波形如图2所示，高速微小脉冲信号采集电路的原理设计如图3所示：

在信号输入端口，连接正向和反向高速二极管2DK010（导通时间小于1ns），保证输入信号钳位在-0.7V以内，不因输入波动影响后级电路；反向二极管V1负端接输入信号，正端接模拟地，正向二极管V2正端接输入信号，负端接模拟地。

运算放大器D1选用OP695，其2倍增益带宽大于1.4GMHz，可以满足高速输入信号要求。高速运算放大器设置为反相放大模式，运放的正端+IN通过20Ω的电阻R1接模拟地；输入信号通过输入电阻R2接模拟地，通过增益电阻R3接入运算放大器的输入负端-IN，反馈电阻R4跨接与运算放大器的输入正端与输出端之间；运算放大器的放大倍数有反馈电阻R4和增益电阻R3决定，电路的输入阻抗为增益电阻R3和输入电阻R2的并联阻值；

放大倍数计算关系为：-R4/R3=-470/82=-5.73（倍）

电路输入阻抗关系为：R2×R3/(R2+R3)=130×82/(130+82)≈50Ω

运算放大器的正电源端VS+接模拟+5V电源，负电源端VS-接模拟-5V电源，为减少电路纹波噪声，在运放输入正负电源之间跨接0.01uF的电容C1，使能控制端DIS悬空即可；

运放放大输出OUT的正脉冲信号送入高速阈值比较芯片的正端比较电压VP进行电压比较；高速阈值比较芯片D2采用ADCMP605，该芯片比较时间小于1ns，是一种典型的高速比较器件，芯片输入正端连接运放输出信号，输入负端为设定的比较阈值电压；输入电源VCCi和输出电源VCCo接模拟+5V电源，芯片截止端SDn接模拟+5V电源；芯片滞回控制端HYS通过100K电阻R5接模拟地；

为保证不同比较特性，比较阈值电压采用+5V到-5V分压方式；比较器负端比较电压Vn通过正端分压电阻RP1与模拟+5V电源连接，通过负端分压电阻RP2与模拟-5V电源连接；为保证多个通道的一致性，正端分压电阻RP1和负端分压电阻RP2都采用可调电阻方式，保证分压电阻阻值可以任意选用；为了减小阈值电压上的干扰，比较器负端比较电压Vn与模拟地之间串接22pF的电容C2；串接电容的使用，可以阈值上的纹波值可由100mV减小到20mV，有效的保证可比较的可靠性，防止漏脉冲与误比较出现。

供电负端VEE即管脚3、5、9、11接模拟地，器件散热地GND接模拟地；

高速阈值比较芯片比较出的差分脉冲信号作为时钟送入高速触发器进行信号整形展宽。高速阈值比较芯片输出LVDS电平，电平正端Q接高速触发器时钟正端CLK，电平负端接高速触发器时钟负端整形展宽采用高速触发器D3NB4L52，芯片延迟时间为330ps，上升、下降时间为145ps，兼容CML、LVDS、LVPECL多种电平，每个输入端内置50Ω匹配电阻；高速触发器的所有输入端接都采用内部端接方式，输入端接阻抗100Ω，因此，时钟输入正相端接电阻端VTCLK和时钟输入负相端接电阻端连接，数据输入正相端接电阻端VTD和数据输入负相端接电阻端连接，清零复位输入正相端接电阻端VTR和清零复位输入负相端接电阻端连接；

由于所有脉冲到来时，触发器都要输出正电平，为保证触发器的数据输入端满足高电平LVDS电平标准，数据正端D通过电阻R6接+2.5V电源，数据负端通过电阻R7接数字地；

触发器输出端通过直流耦合方式的LVPECL电平连接至FPGA控制模块，数据输出正端Q与FPGA的差分管脚正端连接，数据输出负端与FPGA的差分管脚负端连接；为保证信号的驱动电流可以满足LVPECL电平要求，对差分信号的正电平通过130Ω电阻R8上拉至+3.3V电源，通过82Ω电阻R9上拉至数字地；对差分信号的负电平通过130Ω电阻R10上拉至+3.3V电源，通过82Ω电阻R11上拉至数字地；

触发器的清零复位端R和由FPGA控制。当FPGA接收到触发器输出的高电平时，FPGA通过清零管脚发出高脉冲，复位触发器，使触发起的输出端电平为零。

高速比较器的供电正端VCC接+2.5V电源，供电负端VEE接数字地。

FPGA控制模块主要完成脉冲到达时刻的记录和采集电路的清零控制功能。为使电路可采集微小脉冲间隔小于10ns，FPGA内运行频率应该高于100MHz，每次采集到高电平时，FPGA可在下一时钟沿迅速发出清零脉冲，复位高速触发器，等待下一次接收。由于通道的延时固定，脉冲时刻的到达时刻可用FPGA采集到的上升沿的时刻标定，可以通过进位联等方式严格标定时刻。

为使电路满足宇航应用的要求，需要增加电路可靠性，可在芯片的供电端串接双电阻进行保护；为防止电容短路，对地滤波电容全都采用串联方式。

电路经过方案论证、原理设计、电路仿真，仿真结果证明电路设计可行。最后生产电路板，进行了电路设计验证。电路经过仔细调试，调试结果表明：电路对20～50mV接收新能良好，没有漏接收；电路可采集到脉冲最小间隔10ns，采集标定效果优良。电路噪声控制良好，在无信号输入时，不会出现虚假接收现象。调试结果证明电路设计思路合理、方法可行。

综上所述，以上仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (1)

1.一种高速微小脉冲信号采集电路，其特征在于，

该电路包括钳位放大模块、阈值比较模块、整形触发模块和FPGA控制模块；各模块依次相连；

钳位放大模块，接收脉冲信号A，对脉冲信号A进行钳位和放大产生正脉冲信号B，将正脉冲信号B输出给阈值比较模块，正脉冲信号B幅值在100mV以上；

阈值比较模块，接收正脉冲信号B，将正脉冲信号B与设定阈值进行比较，产生高速差分数字脉冲信号C输出给整形触发模块；

整形触发模块，接收高速差分数字脉冲信号C，将高速差分数字脉冲信号C作为时钟信号，驱动整形触发模块的时钟端，产生稳定的高电平信号LVPECL输出给FPGA控制模块；

FPGA控制模块，接收高电平信号LVPECL，并在确定高电平边沿时间后，再对整形触发模块进行清零操作，保证正确接收下一次脉冲信号；

所述阈值比较模块采用高速阈值比较芯片；所述整形触发模块采用高速触发器；

所述高速微小脉冲信号采集电路的电路器件连接关系为：在脉冲信号A输入端口，反向二极管V1负端接输入信号，正端接模拟地，正向二极管V2正端接输入信号，负端接模拟地；运算放大器D1选用OP695，运算放大器设置为反相放大模式，运放的正端+IN通过20Ω的电阻R1接模拟地；输入信号通过输入电阻R2接模拟地，通过增益电阻R3接入运算放大器的输入负端-IN，反馈电阻R4跨接于运算放大器的输入负端与输出端之间；运算放大器的放大倍数为-R4/R3，电路的输入阻抗为增益电阻R3和输入电阻R2的并联阻值设置为50Ω；运算放大器的正电源端VS+接模拟+5V电源，负电源端VS-接模拟-5V电源，在运放输入正负电源之间跨接0.01μF的电容C1，使能控制端DIS悬空；

运放放大输出端OUT的正脉冲信号B送入高速阈值比较芯片的正端比较电压VP进行电压比较；高速阈值比较芯片D2采用ADCMP605，芯片输入正端连接运放输出信号，输入负端为设定的比较阈值电压；输入电源VCCi和输出电源VCCo接模拟+5V电源，芯片截止端SDn接模拟+5V电源；芯片滞回控制端HYS通过100K电阻R5接模拟地；比较阈值电压采用+5V到-5V分压方式；高速阈值比较芯片负端比较电压Vn通过正端分压电阻RP1与模拟+5V电源连接，通过负端分压电阻RP2与模拟-5V电源连接；正端分压电阻RP1和负端分压电阻RP2均采用可调电阻方式，高速阈值比较芯片负端比较电压Vn与模拟地之间串接22pF的电容C2；供电负端VEE即管脚3、5、9、11接模拟地，器件散热地GND接模拟地；

高速阈值比较芯片比较出的差分脉冲信号C作为时钟信号送入高速触发器进行信号整形展宽；高速阈值比较芯片输出LVDS电平，电平正端Q接高速触发器时钟正端CLK，电平负端接高速触发器时钟负端整形展宽采用高速触发器D3NB4L52，高速触发器的所有输入端接都采用内部端接方式，输入端接阻抗100Ω，时钟输入正相端接电阻端VTCLK和时钟输入负相端接电阻端连接，数据输入正相端接电阻端VTD和数据输入负相端接电阻端连接，清零复位输入正相端接电阻端VTR和清零复位输入负相端接电阻端连接；数据正端D通过电阻R6接+2.5V电源，数据负端通过电阻R7接数字地；

高速触发器输出端输出的高电平信号LVPECL连接至FPGA控制模块，数据输出正端Q与FPGA的差分管脚正端连接，数据输出负端与FPGA的差分管脚负端连接；对差分信号的正电平通过130Ω电阻R8上拉至+3.3V电源，通过82Ω电阻R9上拉至数字地；对差分信号的负电平通过130Ω电阻R10上拉至+3.3V电源，通过82Ω电阻R11上拉至数字地；高速触发器的供电正端VCC接+2.5V电源，供电负端VEE接数字地；

触发器的清零复位端R和由FPGA控制；当FPGA接收到触发器输出的高电平时，FPGA通过清零管脚发出高脉冲，复位触发器，使触发器的输出端电平为零。