CN103338368B - 基于fpga的jpeg并行解码装置与解码方法 - Google Patents
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Abstract
本发明公开了一种基于FPGA的JPEG并行解码装置与解码方法，包括数据缓冲单元、数据预处理单元和并行解码单元，数据缓冲单元包括用于接收外部JPEG信号的输入数据缓冲模块和用于输出解码后JPEG信号的输出数据缓冲模块，输入数据缓冲模块的通信端连接数据预处理单元的通信端，数据预处理单元的通信端连接并行解码单元的信号输入端，并行解码单元的信号输出端连接输出数据缓冲模块的信号输入端。充分利用了JPEG标准中RSTi（复位标记）和APPn（注释字段），实现了JPEG的解码，并且支持并行解码，能实现高分辨率图片的快速解码。
Description
技术领域
本发明涉及数字图像处理技术领域，具体地指一种基于FPGA的JPEG并行解码装置与解码方法。
背景技术
JPEG(Joint Photographic Experts Group)是一个在国际标准化组织(ISO)下从事静态图像压缩标准制定的委员会。
JPEG标准以其显著的压缩效率和较低的图像质量损失获得了广泛的应用，成为国际通用的标准,是数字视频和图像压缩编码技术发展的基础。但随着图像处理技术的发展，尤其是在检测、测试以及医疗领域，需要处理的图像分辨率越来越高，数据量也越来越大，提高图像处理的速度成为一个巨大的挑战；如何用最短的时间和最少的资源完成图像传输和处理，是该领域的关键点。
现有技术中，专利号为201110099414.0的中国专利，公开了一种《基于FPGA的高速图像处理系统及其处理方法》。该系统和方法是使用FPGA的解码系统，具有一定的集成度，但用到了中央处理器，增加成本，不利于移植，且没有给出具体的编码方法。
同时，专利号为201210175025.X的中国专利，公开了一种《基于FPGA的变压缩比图像压缩系统及方法》。该系统和方法对JPEG算法进行并行化处理，中间数据采用FPGA(FieldProgrammable Gate Array，即现场可编程门阵列)内部的RAM(random access memory，随机存储器)或FIFO(First Input First Output,先入先出队列)存储，具有一定的实时性和性价比，但系统架构决定在处理高分辨率如4K*2K的JPEG时会非常缓慢，难以满足图片快速处理的要求。
另外，杨扬等人提出的《基于FPGA图像分块解码的系统设计》(通信技术，2011年第03期，第44卷)，提出了一种基于硬件的卫星图像的高速解码方法，该方法采用了具有分包模式的多个并行解码模块，同时使用流水线操作，能够较快速的解码，但采用的分包模式用在JPEG解码上需要额外的控制和处理，带来了额外的开销，且不便于跨平台的使用。
传统方法中还有将高分辨率的JPEG图片分割为多幅小分辨率的JPEG图片进行并行解码，但此种方法为图片的查看、管理以及处理带来了不便。
发明内容
本发明的目的就是要提供一种基于FPGA的JPEG并行解码装置与解码方法，该装置和方法充分利用了JPEG标准中RSTi(复位标记)和APPn(注释字段)，基于FPGA硬件实现了JPEG的解码，并且支持并行解码，能实现高分辨率图片的快速解码。
为实现此目的，本发明所设计的基于FPGA的JPEG并行解码装置，其特征在于：它包括数据缓冲单元、数据预处理单元和并行解码单元；所述数据缓冲单元包括用于接收外部JPEG信号的输入数据缓冲模块和用于输出解码后JPEG信号的输出数据缓冲模块；所述输入数据缓冲模块的数据信号输出端连接数据预处理单元的数据信号输入端；数据预处理单元的控制信号输出端连接到数据缓冲模块的控制信号输入端；所述数据预处理单元的参数信号输出端连接并行解码单元的参数信号输入端；数据预处理单元的数据信号输出端连接并行解码单元的数据信号输入端，所述并行解码单元的信号输出端连接输出数据缓冲模块的信号输入端。
所述数据预处理单元包括数据读取模块和数据解析模块，所述并行解码单元包括提供解码参数的解码参数表模块和根据解码参数对各自的JPEG图像压缩数据并行解码的多个并行解码模块，其中，所述输入数据缓冲模块的控制输入端连接数据读取模块的控制输出端，输入数据缓冲模块的数据输出端连接数据读取模块的数据输入端，所述数据读取模块的数据输出端连接数据解析模块的数据输入端，数据读取模块的参数输入端连接数据解析模块的参数输出端，数据解析模块的参数输出端连接解码参数表模块的参数输入端，解码参数表模块的参数输出端分别连接每个并行解码模块的参数输入端，所述数据读取模块的数据输出端也分别连接每个并行解码模块的信号输入端，所述每个并行解码模块的数据输出端均连接输出数据缓冲模块的数据输入端。
所述并行解码模块有两个。
利用上述基于FPGA的JPEG并行解码装置的解码方法，其特征在于，它包括如下步骤：
步骤S102：将外部输入的JPEG数据缓冲到输入数据缓冲模块中；
步骤S103：数据读取模块获取输入数据缓冲模块内JPEG数据中的参数信息的标记，该JPEG数据中的JPEG参数信息包括通用的JPEG参数以及并行解码参数；所述并行解码参数是实际使用中，在编码时加入到APPn字段中的自定义参数，其包括划分的并行解码块数、RSTi标记在JPEG数据中的位置和RSTi标记对应的图像位置偏移地址；
步骤S104：数据读取模块将获取的JPEG参数信息的标记发送给数据解析模块，数据解析模块根据JPEG参数信息中的标记对JPEG参数信息进行解析处理，包括对通用的JPEG参数和并行解码参数进行解析处理；同时将通用的JPEG参数发送给解码参数表模块；
步骤S105：数据解析模块将解析后的并行解码参数传递给数据读取模块，数据读取模块根据并行解码参数从输入数据缓冲模块中并行读取后续多个并行解码模块所需要的JPEG图像压缩数据；并通过解码参数表模块判断数据解析模块是否解析出通用JPEG参数信息中的开始扫描标记参数，确定JPEG参数是否解析完成；如是则进入S106，否则回到S103，直到解析出开始扫描标记参数；
步骤S106：所述解码参数表模块根据JPEG参数信息的解析结果向第一并行解码模块和第二并行解码模块发送通用JPEG参数信息以及并行解码参数中的RSTi标记对应的图像位置偏移地址；数据读取模块将步骤S105中得到的两个JPEG图像压缩数据分别并行传输给第一并行解码模块和第二并行解码模块；第一并行解码模块和第二并行解码模块分别依据接收到的并行解码参数对各自的JPEG图像压缩数据进行JPEG数据解码；
步骤S107：第一并行解码模块和第二并行解码模块将各自的JPEG解码数据，存储到输出数据缓冲模块的与并行解码参数中的RSTi标记对应的图像位置偏移地址对应的存储空间内；
步骤S108：输出数据缓冲模块根据外部需求将JPEG解码数据输出；
所述步骤S103、步骤S105和步骤S 106中的并行解码参数存储在JPEG数据的APPn字段中。
所述并行解码参数包括划分的并行解码块数、RSTi标记在JPEG数据中的位置和RSTi标记对应的图像偏移地址。
所述步骤S107中第一并行解码模块和第二并行解码模块将JPEG解码数据，根据JPEG数据APPn字段中的像素偏移位置以及JPEG图片分辨率存储到输出数据缓冲模块对应的存储空间。
本发明的有益效果为：
1)本发明采用并行的方法解码，能集成在现场可编程逻辑阵列中，避免了专用芯片的限制，降低了处理时钟频率，提高了高分辨率图像解码的实时性。
2)本发明中的数据预处理单元，能够通过检测JPEG中的APPn字段，提取并行解码参数，自适应的确定并行解码模块的个数，相比较于背景技术中提到的《基于FPGA图像分块解码的系统设计》，减少了外部控制，降低了系统的复杂度。
3)本发明中的并行解码单元，各个并行解码模块共用同组解码参数，背景技术中提到的《基于FPGA的变压缩比图像压缩系统及方法》比较，节约了资源，降低了成本，同时能够快速处理高分辨率JPEG图像。
4)本发明符合JPEG标准，与采用分割为多块小分辨率图像的方法相比较，便于不同平台间的共享和管理，减小了开销。
5)本发明的各个并行单元同时采用流水线结构，且不采用中央处理器，背景技术中提到的《基于FPGA的高速图像处理系统及其处理方法》比较，便于移植的同时，提高了处理速度。
附图说明
图1为本发明装置部分的结构框图。
图2为本发明的方法流程图。
其中，1—数据缓冲单元、11—输入数据缓冲模块、12—输出数据缓冲模块、2—数据预处理单元、21—数据读取模块、22—数据解析模块、3—并行解码单元、31—解码参数表模块、32—第一并行解码模块、33—第二并行解码模块。
具体实施方式
以下结合附图和具体实施例对本发明作进一步的详细说明：
本发明设计的基于FPGA的JPEG并行解码装置，包括数据缓冲单元1、数据预处理单元2和并行解码单元3；数据缓冲单元1包括用于接收外部JPEG信号的输入数据缓冲模块11和用于输出解码后JPEG信号的输出数据缓冲模块12；输入数据缓冲模块11的数据信号输出端连接数据预处理单元2的数据信号输入端；数据预处理单元的控制信号输出端连接到数据缓冲模块11的控制信号输入端；所述数据预处理单元2的参数信号输出端连接并行解码单元3的参数信号输入端；数据预处理单元2的数据信号输出端连接并行解码单元3的数据信号输入端，所述并行解码单元3的信号输出端连接输出数据缓冲模块12的信号输入端。
上述技术方案中，数据预处理单元2包括数据读取模块21和数据解析模块22，并行解码单元3包括提供解码参数的解码参数表模块31和根据解码参数对各自的JPEG图像压缩数据并行解码的多个并行解码模块，其中，所述输入数据缓冲模块11的控制输入端连接数据读取模块21的控制输出端，输入数据缓冲模块11的数据输出端连接数据读取模块21的数据输入端，所述数据读取模块21的数据输出端连接数据解析模块22的数据输入端，数据读取模块21的参数输入端连接数据解析模块22的参数输出端，数据解析模块22的参数输出端连接解码参数表模块31的参数输入端，解码参数表模块31的参数输出端分别连接每个并行解码模块的参数输入端，所述数据读取模块21的数据输出端也分别连接每个并行解码模块的信号输入端，所述每个并行解码模块的数据输出端均连接输出数据缓冲模块12的数据输入端。
上述技术方案中，并行解码模块有两个，分别为第一并行解码模块32和第二并行解码模块33。上述并行解码模块的个数根据实际需要确定(实际中根据所需要解码图片的分辨率，以及所期望的解码时间，功耗以及成本等多个因素来权衡。如何权衡按实际需要确定)，其中两个并行解码模块为最基础单元。
一种基于FPGA的JPEG并行解码装置的解码方法，包括如下步骤：
步骤S101：基于FPGA的JPEG并行解码装置上电后整个装置进行初始化；
步骤S102：将外部输入的JPEG数据缓冲到输入数据缓冲模块11中；
步骤S103：数据读取模块21获取输入数据缓冲模块11内JPEG数据中的参数信息的标记，该JPEG数据中的JPEG参数信息包括通用的JPEG参数以及并行解码参数；所述并行解码参数是实际使用中，在编码时加入到APPn字段中的自定义参数，其包括划分的并行解码块数、RSTi标记在JPEG数据中的位置和RSTi标记对应的图像位置偏移地址；
步骤S104：数据读取模块21将获取的JPEG参数信息的标记发送给数据解析模块22，数据解析模块22根据JPEG参数信息中的标记对JPEG参数信息进行解析处理，包括对通用的JPEG参数和并行解码参数进行解析处理；同时将通用的JPEG参数发送给解码参数表模块31；
步骤S105：数据解析模块22将解析后的并行解码参数传递给数据读取模块21，数据读取模块21根据并行解码参数从输入数据缓冲模块11中并行读取后续多个并行解码模块所需要的JPEG图像压缩数据；并通过解码参数表模块31判断数据解析模块22是否解析出通用JPEG参数信息中的开始扫描标记参数(Start Of Scan标记)，确定JPEG参数是否解析完成；如是则进入S106，否则回到S103，直到解析出开始扫描标记参数；
步骤S106：所述解码参数表模块31根据JPEG参数信息的解析结果向第一并行解码模块32和第二并行解码模块33发送通用JPEG参数信息以及并行解码参数中的RSTi标记对应的图像位置偏移地址；数据读取模块21将步骤S105中得到的两个JPEG图像压缩数据分别并行传输给第一并行解码模块32和第二并行解码模块33；第一并行解码模块32和第二并行解码模块33分别依据接收到的并行解码参数对各自的JPEG图像压缩数据进行JPEG数据解码；
步骤S107：第一并行解码模块32和第二并行解码模块33将各自的JPEG解码数据，存储到输出数据缓冲模块12的与并行解码参数中的RSTi标记对应的图像位置偏移地址对应的存储空间内；
步骤S108：输出数据缓冲模块12根据外部需求将JPEG解码数据输出。
上述技术方案的所述步骤S103、步骤S105和步骤S106中的并行解码参数存储在JPEG数据的APPn字段中。
上述技术方案中，所述并行解码参数包括划分的并行解码块数、RSTi标记在JPEG数据中的位置和RSTi标记对应的图像偏移地址。
上述技术方案的步骤S107中第一并行解码模块32和第二并行解码模块33将JPEG解码数据，根据JPEG数据APPn字段中的像素偏移位置以及JPEG图片分辨率存储到输出数据缓冲模块12对应的存储空间。
上述技术方案用JPEG标准中RSTi(复位标记)和APPn(注释字段)，基于FPGA硬件(申请人尤其是要保护基于FPGA的这种并行解码实现，由于FPGA所具有并行特征，可以让上述架构得以充分体现。另外，也要稍微与基于多核CPU(中央处理器)的并行解码的方法区别开来。多核CPU是软件方法，FPGA是一种硬件方法)实现了JPEG解码，支持并行解码，同时，并行解码方式能实现高分辨率图片的快速解码。本发明提高了解码速度，避免了复杂的分包处理，便于不同平台间的共享和管理，同时具有高可移植性(这种基于FPGA的方法可以在不同的FPGA之间移植，也可以移植到ASIC(Application Specific Integrated Circuit，专用集成电路)，同样这种方法也可以多核CPU实现)，节约了开销，降低了成本。
本发明不局限于上述实施方式，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围之内。本说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
Claims (5)
1.一种基于FPGA的JPEG并行解码装置，其特征在于：它包括数据缓冲单元(1)、数据预处理单元(2)和并行解码单元(3)；所述数据缓冲单元(1)包括用于接收外部JPEG信号的输入数据缓冲模块(11)和用于输出解码后JPEG信号的输出数据缓冲模块(12)；所述输入数据缓冲模块(11)的数据信号输出端连接数据预处理单元(2)的数据信号输入端；数据预处理单元的控制信号输出端连接到数据缓冲模块(11)的控制信号输入端；所述数据预处理单元(2)的参数信号输出端连接并行解码单元(3)的参数信号输入端；数据预处理单元(2)的数据信号输出端连接并行解码单元(3)的数据信号输入端，所述并行解码单元(3)的信号输出端连接输出数据缓冲模块(12)的信号输入端，所述并行解码单元(3)包括解码参数表模块(31)、第一并行解码模块(32)和第二并行解码模块(33)，所述解码参数表模块(31)的参数输出端分别连接第一并行解码模块(32)和第二并行解码模块(33)的参数输入端；
所述数据预处理单元(2)包括数据读取模块(21)和数据解析模块(22)，所述输入数据缓冲模块(11)的控制输入端连接数据读取模块(21)的控制输出端，输入数据缓冲模块(11)的数据输出端连接数据读取模块(21)的数据输入端，所述数据读取模块(21)的数据输出端连接数据解析模块(22)的数据输入端，数据读取模块(21)的参数输入端连接数据解析模块(22)的参数输出端，数据解析模块(22)的参数输出端连接解码参数表模块(31)的参数输入端，所述数据读取模块(21)的数据输出端也分别连接每个并行解码模块的信号输入端，所述每个并行解码模块的数据输出端均连接输出数据缓冲模块(12)的数据输入端；
所述数据读取模块(21)获取输入数据缓冲模块(11)内JPEG数据中的参数信息的标记，并将获取的JPEG参数信息的标记发送给数据解析模块(22)；所述数据解析模块(22)根据JPEG参数信息中的标记对JPEG参数信息进行解析处理；
所述解码参数表模块(31)用于根据JPEG参数信息的解析结果向第一并行解码模块(32)和第二并行解码模块(33)发送通用JPEG参数信息以及并行解码参数中的RSTi标记对应的图像位置偏移地址；数据读取模块(21)用于将得到的两个JPEG图像压缩数据分别并行传输给第一并行解码模块(32)和第二并行解码模块(33)；第一并行解码模块(32)和第二并行解码模块(33)分别依据接收到的并行解码参数对各自的JPEG图像压缩数据进行JPEG数据解码。
2.一种利用权利要求1所述基于FPGA的JPEG并行解码装置的解码方法，其特征在于，它包括如下步骤：
步骤S102：将外部输入的JPEG数据缓冲到输入数据缓冲模块(11)中；
步骤S103：数据读取模块(21)获取输入数据缓冲模块(11)内JPEG数据中的参数信息的标记，该JPEG数据中的JPEG参数信息包括通用的JPEG参数以及并行解码参数；所述并行解码参数是实际使用中，在编码时加入到APPn字段中的自定义参数，其包括划分的并行解码块数、RSTi标记在JPEG数据中的位置和RSTi标记对应的图像位置偏移地址；
步骤S104：数据读取模块(21)将获取的JPEG参数信息的标记发送给数据解析模块(22)，数据解析模块(22)根据JPEG参数信息中的标记对JPEG参数信息进行解析处理，包括对通用的JPEG参数和并行解码参数进行解析处理；同时将通用的JPEG参数发送给解码参数表模块(31)；
步骤S105：数据解析模块(22)将解析后的并行解码参数传递给数据读取模块(21)，数据读取模块(21)根据并行解码参数从输入数据缓冲模块(11)中并行读取后续多个并行解码模块所需要的JPEG图像压缩数据；并通过解码参数表模块(31)判断数据解析模块(22)是否解析出通用JPEG参数信息中的开始扫描标记参数(SOS)，确定JPEG参数是否解析完成；如是则进入S106，否则回到S103，直到解析出开始扫描标记参数；
步骤S106：所述解码参数表模块(31)根据JPEG参数信息的解析结果向第一并行解码模块(32)和第二并行解码模块(33)发送通用JPEG参数信息以及并行解码参数中的RSTi标记对应的图像位置偏移地址；数据读取模块(21)将步骤S105中得到的两个JPEG图像压缩数据分别并行传输给第一并行解码模块(32)和第二并行解码模块(33)；第一并行解码模块(32)和第二并行解码模块(33)分别依据接收到的并行解码参数对各自的JPEG图像压缩数据进行JPEG数据解码；
步骤S107：第一并行解码模块(32)和第二并行解码模块(33)将各自的JPEG解码数据，存储到输出数据缓冲模块(12)的与并行解码参数中的RSTi标记对应的图像位置偏移地址对应的存储空间内；
步骤S108：输出数据缓冲模块(12)根据外部需求将JPEG解码数据输出。
3.根据权利要求2所述的基于FPGA的JPEG并行解码装置的解码方法，其特征在于：所述步骤S103、步骤S105和步骤S106中的并行解码参数存储在JPEG数据的APPn字段中。
4.根据权利要求3所述的基于FPGA的JPEG并行解码装置的解码方法，其特征在于：所述并行解码参数包括划分的并行解码块数、RSTi标记在JPEG数据中的位置和RSTi标记对应的图像偏移地址。
5.根据权利要求3或4所述的基于FPGA的JPEG并行解码装置的解码方法，其特征在于：所述步骤S107中第一并行解码模块(32)和第二并行解码模块(33)将JPEG解码数据，根据JPEG数据APPn字段中的像素偏移位置以及JPEG图片分辨率存储到输出数据缓冲模块(12)对应的存储空间。
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